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在雷達的控制和數據采集系統中通常采用并行數據總線(xiàn)方式進(jìn)行控制信號傳輸和數據交換。在以往的設計中，大量使用中小規模集成電路及分立元件搭建總線(xiàn)數據采集和控制功能模塊，不僅占用較大的印制板面積，而且設計工作量大，時(shí)序控制復雜，采集速度不理想。 將CPLD應用到該系統的設計中可以有效地解決上述問(wèn)題。CPLD可以實(shí)現許多中小規模集成電路的功能，因此可以有效地減少印制板上功能模塊的面積，同時(shí)減少系統體積。利用CPLD的在線(xiàn)編程和仿真功能可以模擬系統各類(lèi)信號的時(shí)序，大大提高設計效率。 1 系統硬件結構 為了實(shí)現高速數據處理與數據傳送，系統采用CP—CI總線(xiàn)接口形式。該設計方案為雷達系統提供了兩路并行數據總線(xiàn)接口。其中一路并口由CPLD控制，將存儲空間中系統已經(jīng)準備好的數據發(fā)送給雷達；另一路用于接收雷達傳回的回波信號，并由CPLD控制放到存儲空間中去。系統設計框圖如圖1所示。 1．1 CPCI總線(xiàn)接口 CPCI總線(xiàn)接口兼顧了PCI總線(xiàn)的高速度，同時(shí)丟棄了金手指式互連方式，而改用2 mm密度的針孔連接器，提高了系統的可靠性，增強了負載能力。在工業(yè)領(lǐng)域已經(jīng)得到廣泛應用。 總線(xiàn)接口電路采用PLX公司的高性能接口芯片PCI9054。它采用了先進(jìn)的PLX數據管道結構技術(shù)，是32 b，33 MHz的PCI總線(xiàn)控制器。其主要特性如下： 支持主／從兩種訪(fǎng)問(wèn)方式，其峰值傳輸速率可達133 MB／s；提供了2個(gè)獨立的可編程DMA控制器，每個(gè)通道均支持塊和分散／集中的DMA方式；局部總線(xiàn)速率高達50 MHz，局部總線(xiàn)的時(shí)鐘可以由外部提供，且該時(shí)鐘可以與：PCI的時(shí)鐘同步；內部有6種可編程的FIFO，以實(shí)現零等待突發(fā)傳輸及局部總線(xiàn)和PCI：總線(xiàn)之間的異步操作。 系統啟動(dòng)的時(shí)候，在系統配置的周期內，PCI9054從配置E2PROM中讀人配置信息完成初始化。這里采用NS93CS56完成對PCI9054的初始化配置。 1．2 可編程邏輯器件 可編程邏輯器件選用ALTERA公司的EPlC3，其型號為Cyclone系列的產(chǎn)品，具有內部邏輯分析功能。在JTAG方式下，通過(guò)下載電纜即可觀(guān)察到各個(gè)IO引腳及內部各個(gè)寄存器中的數據，調試十分方便。 1．3 存儲器 本系統中采用雙口RAM作為PCI總線(xiàn)和并口數據存儲和交換的媒介�？紤]到用于并口交換的數據量較大，因此選用IDT公司的64K×16 b雙口芯片IDT70V28。做成乒乓方式的存儲結構，以實(shí)現并行操作，節約處理時(shí)間，保證實(shí)時(shí)處理。 2 系統設計及原理 2．1 鎖相環(huán) 在印制板上采用的晶體或晶振的輸出頻率較低，并不能滿(mǎn)足系統需求，為了能夠得到較高的采樣速度，必須有一個(gè)高頻率時(shí)鐘作為系統時(shí)鐘。EPlC3內部的鎖相環(huán)功能可以對輸入時(shí)鐘進(jìn)行倍頻和降頻的處理，還可以根據需要產(chǎn)生不同的時(shí)鐘相位。倍頻后的時(shí)鐘可以作為CPLD內部的系統時(shí)鐘使用，也可以輸出至CPLD外部，作為其他器件的時(shí)鐘輸入。 在本系統中采用一個(gè)20 MHz的晶振作為CPLD的輸入時(shí)鐘，通過(guò)倍頻產(chǎn)生一個(gè)100 MHz的時(shí)鐘作為內部的系統時(shí)鐘，同時(shí)產(chǎn)生一個(gè)33 HMz的時(shí)鐘輸出作為PCI9054的局部總線(xiàn)異步時(shí)鐘。 2．2 并口數據收發(fā) 雷達回波包括16位寬度的數據和握手信號，首先需要用CPLD對握手信號進(jìn)行接收和處理。接收到的、握手信號都為下降沿觸發(fā)脈沖。需要注意的是，接收到的握手信號必須去除毛刺和噪聲產(chǎn)生的干擾，避免系統接收到錯誤的數據。為了去除毛刺干擾產(chǎn)生的影響，應使低電平保持一段時(shí)間，以減少誤觸發(fā)。根據系統中毛刺和噪聲的周期設定檢測門(mén)限，例如，當握手信號經(jīng)電纜傳輸至接口板時(shí)，有時(shí)會(huì )在前沿產(chǎn)生一個(gè)15～20 ns的毛刺，因此可以在檢測到握手信號的下降沿后接著(zhù)連續記錄四個(gè)以上時(shí)鐘周期的低電平信號，只有當這四個(gè)周期的信號電平全為“0”時(shí)，才確定本次握手有效。并口接收數據示意圖如圖2所示。 需要輸出的并口數據從存儲器讀出后應先于握手信號放置在輸出口上并進(jìn)行保持，待并口數據穩定后才能輸出握手信號。握手信號的延遲時(shí)間及握手信號的寬度可以進(jìn)行設定以增強系統的適應性。并口發(fā)送數據示意圖如圖3所示。 2．3數據存儲及與交換 本系統中由雙口RAM作為系統輸入和輸出數據的緩沖區，由CPLD和總線(xiàn)接口PCI9054共同使用。由于系統輸入輸出數據量較大，輸入輸出操作頻繁，因此可將雙口RAM的存儲空間平均分割成長(cháng)度相同的兩半，輸入輸出數據占用一半存儲空間。這樣當CPLD向第一塊存儲空間寫(xiě)入數據時(shí)，PCI9054既可以從這塊存儲空間讀出數據，同時(shí)還可以向另外一塊存儲空間寫(xiě)入數據，這樣可以幾乎節約一半的操作時(shí)間。但是當雙口RAM的兩端同時(shí)對同一個(gè)地址單元分別進(jìn)行讀數據和寫(xiě)數據的操作時(shí)，讀出的數據會(huì )是錯誤的。為了防止發(fā)生這種錯誤，可以使用雙口RAM內部的仲裁機制，利用BUSY信號進(jìn)行判斷。當讀取一個(gè)地址單元中的數據時(shí)首先判斷BUSY信號是否為低電平，如果BUSY信號為低電平時(shí)表示雙口RAM的另外一邊正在對該地址單元進(jìn)行寫(xiě)操作。使用仲裁機制可以有效消除讀寫(xiě)沖突，但是也需要系統不斷的對雙口RAM的BUSY信號進(jìn)行判斷。這會(huì )嚴重的占用系統資源，同時(shí)也影響了數據的傳輸速度。本系統中，再次利用乒乓結構將接收和發(fā)送數據的存儲空間各分為長(cháng)度相等的兩部分。存儲空間最終分配示意圖如圖4所示。 接收數據時(shí)，當CPLD將一塊出處空間寫(xiě)滿(mǎn)數據以后向PCI9054產(chǎn)生中斷信號并產(chǎn)生一個(gè)標志信息，PCI9054接收到中斷信號以后首先查詢(xún)標志信息判斷是哪一塊存儲區域已經(jīng)寫(xiě)滿(mǎn)，然后將這一存儲空間中的數據讀出并發(fā)送給系統。此時(shí)CPLD可以繼續向另一塊存儲空間寫(xiě)入數據。同樣地，當PCI9054向其中一塊發(fā)送區寫(xiě)入數據時(shí)，CPLD可以從另一塊區域中讀出數據。 乒乓結構存儲形式使得數據交換和數據處理可以并行進(jìn)行，極大地節約了處理時(shí)間，對系統滿(mǎn)足實(shí)時(shí)性要求具有及其重要的意義。 2．4 接口時(shí)序控制 當雷達的回波數據與雙口RAM中的數據同時(shí)淮備好時(shí)，由于PCI9054局部總線(xiàn)讀寫(xiě)速度較快，如果先接收數據，則雙口RAM中的數據有可能溢出，而如果先將雙口RAM中準備好的數據發(fā)送出去則接收的數據需要等待一段時(shí)間，影響了系統的實(shí)時(shí)性。因此CPLD必須控制雙口RAM的讀寫(xiě)時(shí)序，既使發(fā)送區的數據不會(huì )溢出同時(shí)又不影響系統的實(shí)時(shí)性。由于雙口數據速率相對于系統來(lái)說(shuō)速度相對比較慢，因此本系統采用分時(shí)處理的辦法解決。首先判斷握手信號是否有效，如果握手信號有效則表明并口正在將接收數據寫(xiě)入雙口RAM，否則并口正處于接收間隔時(shí)間，CPLD對雙口RAM沒(méi)有寫(xiě)操作。由于每組并口數據的傳輸速率比較固定，因此間隔時(shí)間可以預知。在此間隔時(shí)間將雙口RAM中的數據讀出并發(fā)送，通過(guò)這種方法可以進(jìn)一步提高數據的收發(fā)速率，減少數據在雙口中的滯留時(shí)間，更加提高了系統的實(shí)時(shí)性。 3 結 語(yǔ) 本文采用單片CPLD完成了以往需要大量外圍器件來(lái)完成的雷達并口數據收發(fā)及存儲功能，所設計的CPLD已應用于雷達系統中，其應用結果表明： (1)采用CPLD極大的簡(jiǎn)化了系統結構，減少了板卡體積，降低了系統的發(fā)熱量和干擾，提高了系統的可靠性，也給調試維修帶來(lái)了極大的方便。 (2)使用QuartusⅡ使得硬件“軟件化”自動(dòng)設計，更新了傳統的電路設計和調試方式，大大縮短了開(kāi)發(fā)周期，特別是其設計仿真和定時(shí)分析使得設計更可靠，確保了系統邏輯的正確性。 |
