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如今CMOS技術(shù)讓一塊FPGA器件可以擁有多個(gè)I/O接口。同時(shí)，近幾年，低功耗已開(kāi)始成為高速I(mǎi)/O接口的主流概念。降低功耗最有效的途徑就是降低電壓，而電壓降低就會(huì )導致I/O接口所允許的噪聲余量變小。因此，對FPGA用戶(hù)而言，量化芯片、封裝和PCB環(huán)境下的系統級同步開(kāi)關(guān)噪聲(SSN)就顯得十分必要。 本文對SSN進(jìn)行了系統性介紹，著(zhù)重介紹由FPGA輸出緩沖導致的SSN。這種噪聲一般被稱(chēng)作同步開(kāi)關(guān)輸出噪聲(SSO)，與輸入緩沖導致的SSN不同。本文介紹了系統級SSO的成因，并提出了一種分層的系統級SSO建模方法。同時(shí)，本文還講解了如何將SSO模型與頻域和時(shí)域測量相關(guān)聯(lián)，并給出了幾種減小SSO的PCB設計方法。 系統級SSO的形成機制 帶FPGA的PCB是一個(gè)復雜的系統，可將其分為包含有源電路的晶片部分、帶有嵌入式無(wú)源器件的支撐走線(xiàn)的封裝部分，和為FPGA與外部提供連接的電路板部分。在此類(lèi)系統中，要想弄清芯片內部的噪聲特性很困難。因此，對與FPGA相連的PCB走線(xiàn)近端和遠端的SSO進(jìn)行量化就顯得很有價(jià)值。造成SSO的主要有兩大因素：電源分配網(wǎng)(PDN)的阻抗和開(kāi)關(guān)I/O之間的互感耦合。 從系統的角度來(lái)說(shuō)，PDN中包含晶片級、封裝級和板卡級的組件，這些組件共同為CMOS電路供電。當一定數量的CMOS輸出驅動(dòng)電路同時(shí)打開(kāi)時(shí)，就會(huì )有很大電流瞬間涌入PDN的感性電路元件中，從而產(chǎn)生一個(gè)delta-I壓降�；ミB結構產(chǎn)生寄生電感，例如球柵陣列封裝上的電源焊球和PCB中的電源過(guò)孔。這種快速變化的電流還會(huì )在電源/接地平面對之間激勵起放射狀的電磁波，電磁波從PCB的平面邊緣反射回來(lái)，在電源/接地平面之間產(chǎn)生諧振，從而導致電壓波動(dòng)。 造成SSO的另一個(gè)重要原因是互感耦合，尤其是在芯片封裝/PCB邊沿周?chē)a(chǎn)生的互感耦合。芯片BGA封裝上的焊球與PCB上的過(guò)孔都屬于緊耦合的多導線(xiàn)結構。每個(gè)I/O焊球及其相應的PCB過(guò)孔與離它最近的接地焊球和接地過(guò)孔構成一個(gè)閉合環(huán)路。當多個(gè)I/O口的狀態(tài)同時(shí)發(fā)生變化時(shí)，會(huì )有瞬態(tài)I/O電流流過(guò)這些信號環(huán)路。這種瞬態(tài)I/O電流又會(huì )產(chǎn)生時(shí)變的磁場(chǎng)，從而侵入鄰近的信號環(huán)路造成感應電壓噪聲。 一個(gè)優(yōu)秀的SSO模型應能體現SSO的基本形成機制。圖1給出的就是一個(gè)用于預測PCB中SSO的分層模型。在晶片一級，我們需要的是能在有限復雜度下提供電源線(xiàn)和信號線(xiàn)上精確電流分布的輸出緩沖模型。在封裝一級，為簡(jiǎn)單起見(jiàn)，可利用建模工具分別得到PDN模型和信號耦合模型，但應謹慎考慮PDN和信號耦合模型之間的相互影響。這兩個(gè)模型起著(zhù)橋梁的作用，連接了芯片封裝上凸點(diǎn)端的輸出緩沖模型和焊球端的PCB級模型。PCB的PDN模型通常包含電源/接地平面和其上的大容量/去耦電容，而PCB的信號耦合模型中則包含一個(gè)緊耦合的過(guò)孔陣列和不同信號層上的松耦合信號走線(xiàn)。這兩個(gè)PCB級模型的交互效應出現在PCB過(guò)孔陣列中，感性串擾正是從這里將噪聲帶入PDN模型，delta-I噪聲反過(guò)來(lái)會(huì )降低I/O信號質(zhì)量。這種分層建模方法合理地保持了仿真精度，同時(shí)也提高了此類(lèi)復雜系統的計算效率。 圖1：帶FPGA的PCB的SSO模型示意圖。 通過(guò)PCB設計減小SSO 下面針對裝有FPGA的印制電路板，介紹兩種基于SSO產(chǎn)生機制來(lái)減小SSO的基本設計方法。 1. 減小感性耦合的設計方法 仿真結果顯示，芯片封裝/PCB接口上的感性耦合是導致SSO波形中高頻尖峰的元兇。一個(gè)大小為t×d的信號環(huán)路由一個(gè)信號過(guò)孔和距其最近的接地過(guò)孔組成，這個(gè)環(huán)路的大小就標志了感性耦合的強弱，如圖2所示。I/O干擾環(huán)路的面積越大，產(chǎn)生的磁場(chǎng)就越容易侵入鄰近的被干擾環(huán)路。被干擾I/O信號環(huán)路的面積越大，也就更容易受其它I/O環(huán)路干擾。因此，要降低串擾和參數t，設計中就應注意采用較薄的PCB，而且PCB上的關(guān)鍵I/O應從較淺的信號層引出。同時(shí)，設計師還可通過(guò)縮短I/O過(guò)孔與接地過(guò)孔之間的距離來(lái)減小串擾。在圖中所示的設計中，設計師專(zhuān)門(mén)將一對I/O焊盤(pán)連到了地平面和VCCIO平面，以減小干擾管腳和被干擾管腳相應的信號環(huán)路面積。 圖2：信號環(huán)路的示意圖。 為評估本方法的有效性，我們對FPGA I/O Bank1 和Bank2進(jìn)行了兩次測量，如圖3所示。這兩個(gè)Bank中的所有I/O口都配置為電流強度12mA的LVTTL 2.5-V接口，并通過(guò)50Ω帶狀線(xiàn)與10pF的電容端接。 圖3：I/O Bank 1和I/O Bank 2的管腳映射圖。 在Bank1中，管腳AF30是被干擾管腳。在FPGA設計中，將W24、W29、AC25、AC32、AE31和AH31這6個(gè)管腳通過(guò)編程設置為邏輯“0”，它們通過(guò)過(guò)孔連接到PCB的接地平面。U28、AA24、AA26、AE28和AE30這5個(gè)管腳則通過(guò)編程設置為邏輯“1”，并連接到PCB的VCCIO平面。其它68個(gè)I/O口以10MHz頻率同時(shí)發(fā)生狀態(tài)變換，因而是產(chǎn)生干擾的管腳。為了進(jìn)行比較，Bank2中沒(méi)有將W24、W29、AC25、AC32、AE31、AH31、U28、AA24、AA26、AE28和AE30這些 I/O通過(guò)編程設置為接地腳或VCCIO腳，只是將其空置，其它68個(gè)I/O仍然同時(shí)開(kāi)關(guān)，如圖3所示。 實(shí)驗測試顯示Bank1中AF30上的地彈(ground bounce)已比Bank 2中的G30降低了17%，電壓下陷(power sag)也減小了13%。仿真結果也驗證了這一改善。由于可編程接地管腳的出現縮短了干擾環(huán)路和被干擾環(huán)路的距離d，因此SSO的減小是預料中的，如圖2所示。然而，由于芯片封裝中的信號環(huán)路面積無(wú)法減小，所以改善程度也有限。 2. 通過(guò)合理設計減小PDN阻抗 PCB上接口處VCCIO和接地管腳之間的阻抗對于一塊FPGA芯片的PDN性能評估是最重要的一個(gè)標準。通過(guò)采用有效的去耦策略并使用較薄的電源/接地平面對可以減小這一輸入阻抗。但最有效的方法還是縮短將VCCIO焊球連接至VCCIO平面的電源過(guò)孔的長(cháng)度。而且，縮短電源過(guò)孔也會(huì )減小其與鄰近接地過(guò)孔構成的環(huán)路，從而使這一環(huán)路較不易受干擾I/O環(huán)路狀態(tài)變化的影響。因此，設計時(shí)應將VCCIO平面安排在離PCB頂層更近的位置。 本文小結 本文對裝有FPGA的PCB上的同步開(kāi)關(guān)噪聲仿真進(jìn)行了全面分析。分析結果表明，封裝和PCB接口上的串擾與封裝和PCB上的PDN阻抗分布是SSO的兩個(gè)重要成因。 相關(guān)模型可用于幫助PCB設計師減小SSO，實(shí)現更優(yōu)秀的PCB設計。文中還介紹了幾種降低SSO的方法。其中，合理分配信號層并充分利用可編程的接地/電源管腳可幫助減小PCB級的感性串擾，將VCCIO安排在PCB疊層中較淺的位置也可降低PDN阻抗。 |
