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在科學(xué)研究、通信和一些自動(dòng)控制中，經(jīng)常需要精確定時(shí)的連續脈沖信號，用于產(chǎn)生測試信號或控制用的時(shí)序。脈沖延遲的基本方法可分為數字方法和模擬方法。數字方法采用計數器或存儲器實(shí)現延遲控制，其缺點(diǎn)是無(wú)法滿(mǎn)足高分辨率的要求；模擬方法采用專(zhuān)用的脈沖延遲器件實(shí)現延遲控制，其缺點(diǎn)是抗干擾效果不好，容易產(chǎn)生抖動(dòng)和電壓不穩等問(wèn)題。于是我們提出構建數模結合的系統，實(shí)現連續脈沖信號的高分辨率延遲。 1 系統功能 本系統擬定對頻率范圍在1～50 kHz左右的TTL電平脈沖序列進(jìn)行多路延遲處理。各路延遲時(shí)間分別由單片機動(dòng)態(tài)設定，最大延遲時(shí)間為1ms，最大分辨率為O．15 nS級。 2 方案選擇 因為所要處理的脈沖序列的脈沖間隔時(shí)間大于脈沖延遲時(shí)間，不必考慮多脈沖存儲和再生的問(wèn)題，所以數字方法中選用計數器法，完成延遲量高位部分控制�，F存的計數器系統方案大多是基于SRAM的FPGA，其缺點(diǎn)是SRAM中的程序掉電后易丟失，上電后要借助于外圍的單片機重新向SRAM中寫(xiě)程序，影響了系統的反應速度。為了解決這一問(wèn)題，系統選用Actel公司的Flash FPGA，掉電后程序不易丟失，提高了系統的反應速度。另外，FPGA中的PLL模塊能對外部時(shí)鐘源進(jìn)行分頻、倍頻，給計數器模塊提供觸發(fā)和計數脈沖。這些大大減少了芯片數目，提高了集成度，節省了系統面積和成本。然后，用VHDL語(yǔ)言對FPGA進(jìn)行編程，實(shí)現硬件電路軟件化設計，控制各路時(shí)序，完成用數字方法對脈沖信號的延遲控制，此時(shí)分辨率可以達到10 ns級。 用模擬方法進(jìn)行延遲低位部分控制時(shí)，選用了DS1020延遲線(xiàn)芯片。只要在電路板上搭建多組以DS1020延遲線(xiàn)芯片為主的電路，就可以同時(shí)輸出多路脈沖序列。此時(shí)最大延遲分辨率可以達到0．15 ns級。本方案中各路計數器模塊和延遲線(xiàn)的延遲時(shí)間均可由MCU編程來(lái)動(dòng)態(tài)調整，系統結構框圖如圖1所示。 3 方案實(shí)現 系統選用Actel公司的ProASIC3 A3P250芯片實(shí)現數字部分。系統時(shí)鐘由外部50 MHz晶振提供，時(shí)鐘引腳連接到FPGA的CCC全局時(shí)鐘引腳上；頻率可以通過(guò)FPGA內部的PLL實(shí)現倍頻和分頻，設定需要的頻率。因為在多路脈沖延遲方案中電路的同步是保證控制準確的前提，所以應該首先為電路提供一個(gè)基準脈沖。通過(guò)PLL將50 MHz的頻率倍頻，產(chǎn)生一個(gè)100 MHz的低頻觸發(fā)脈沖，從而觸發(fā)各路計數模塊開(kāi)始計數。同時(shí)，將100 MHz通過(guò)另一計數器模塊得到1 kHz的觸發(fā)脈沖，此時(shí)可以根據需要延遲的范圍通過(guò)MCU編程來(lái)設定各計數器的初值，產(chǎn)生一個(gè)粗延遲的脈沖信號，實(shí)現以10 ns為步進(jìn)的延遲，延遲分辨率為10 ns級。FPGA內部結構如圖2所示。 FPGA將粗延遲脈沖信號送給多路延遲線(xiàn)芯片DS1020進(jìn)行低位延遲。實(shí)際電路中DSl020的8個(gè)并行數據引腳(PO～P7)與MCU相連，MCU通過(guò)軟件程序將延遲時(shí)間寫(xiě)入DSl020，并發(fā)送指令給EN端口，通知DS1020實(shí)現低位延時(shí)。通過(guò)與MCU相連的8位數據腳 實(shí)現lO ns以?xún)鹊难訒r(shí)，最后輸出腳OUTPUT將脈沖信號送至D／A轉換器，再經(jīng)放大器放大后得到總延遲后的輸出信號。多路延遲線(xiàn)結構框圖如圖3所示。 4 系統仿真 下面給出了核心部分的RTL圖及QuartusII時(shí)序仿真波形。PLL模塊的RTL圖如圖4所示。 計數模塊2的RTL圖如圖5所示。該模塊的輸入clk應連接到頻率為100 MHz的時(shí)鐘信號，作為計數脈沖。en是使能信號，應連接到經(jīng)過(guò)計數模塊1分頻后得到的1 kHz的時(shí)鐘信號上。假設en信號到來(lái)，該信號為高電平時(shí)，計數器temp開(kāi)始計數，到達設定的計數時(shí)間后輸出高電平，否則為低電平。經(jīng)過(guò)計數模塊2后系統完成粗延遲，此時(shí)延遲分辨率為10 ns級。 PLL模塊實(shí)現倍頻的功能。其中，輸入clk0應連接頻率為50 MHz的時(shí)鐘信號。輸出信號cO為100 MHz，分別送給計數模塊1和2實(shí)現分頻和計數脈沖的作用。其仿真波形如圖6所示。 計數模塊1和2的延遲時(shí)間均可由單片機動(dòng)態(tài)寫(xiě)入，本方針波形寫(xiě)入的延遲時(shí)間為300 ns。延遲后的波形如圖7所示。 結 語(yǔ) 本設計不同于現有的延遲電路，它將數字方法和模擬方法相結合，對多路連續脈沖信號進(jìn)行大范圍高分辨率的動(dòng)態(tài)延遲，將分辨率提高到了O．15 ns級。而且，本系統用Flash FPGA替代現有系統的SRAM FPGA，從而大大提高了系統集成度，降低了成本。 |
