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變化迅速的市場(chǎng)需求驅使越來(lái)越多的系統設計者在他們的嵌入式解決方案中使用PLD來(lái)緩解產(chǎn)品上市時(shí)間的壓力以及設計靈活性需求。該市場(chǎng)傳統上由ASSP和ASIC所主宰。而PLD過(guò)去一直被認為是高成本、高功耗的方案。但是，隨著(zhù)摩爾定律的繼續生效使PLD的單位成本不斷下降，在諸如通信、計算、外設、工業(yè)、醫療、消費和汽車(chē)等大批量應用中，PLD的靈活性、可編程性和加快上市的固有優(yōu)點(diǎn)成為可行的ASIC和ASSP替代方案。而且硅工藝和設計優(yōu)化使PLD可用于廣泛的低功耗應用。 上市時(shí)間與設計靈活性 隨著(zhù)市場(chǎng)需求迅速變化，產(chǎn)品快速上市顯得比過(guò)去更加關(guān)鍵。最可行的解決方案是縮短開(kāi)發(fā)周期以緩解上市時(shí)間的壓力�？删幊踢壿嬁墒乖O計者達此目的。圖1以基于兩者的產(chǎn)品開(kāi)發(fā)周期的比較，說(shuō)明PLD產(chǎn)品如何有助于新產(chǎn)品的引入。 圖1:產(chǎn)品開(kāi)發(fā)周期 另外，由于產(chǎn)品生命周期的縮短，ASSP的固定功能特性無(wú)法滿(mǎn)足產(chǎn)品變化的需求。越來(lái)越多的設計者在他們的產(chǎn)品中使用可編程邏輯，通過(guò)修改PLD設計和重構器件執行新的操作以開(kāi)發(fā)新功能和標準品。使用可編程邏輯，設計者可以在引入產(chǎn)品時(shí)提供幾個(gè)不同的版本，以及能在現場(chǎng)對產(chǎn)品進(jìn)行任意的更新，而無(wú)需額外的工程計劃并能降低成本。 生產(chǎn)成本 一般會(huì )使用PLD來(lái)實(shí)現產(chǎn)品原型，然后用ASIC進(jìn)行量產(chǎn)。然而ASIC開(kāi)發(fā)過(guò)程需要很長(cháng)的開(kāi)發(fā)周期和非常高的一次性工程費用（NRE）。因此，問(wèn)題就變成到底是用ASIC的投資回報好還是用PLD的投資回報好。（90nm或更先進(jìn)）工藝的進(jìn)步使得PLD制造商縮小了與ASIC之間的大批量?jì)r(jià)格差距。10萬(wàn)片及以上的128個(gè)宏單元或更小的超低密度PLD的批量單價(jià)大約為1.5美元。 使用CPLD和FPGA進(jìn)行設計需要考慮靜態(tài)功耗和動(dòng)態(tài)功耗。在大多數電池供電的應用中，為了延長(cháng)電池的壽命，待機或靜態(tài)電流是最關(guān)鍵的參數。大多數應用中，瞬態(tài)大電流只是短暫的（例如用手機交談時(shí)）。而大多數時(shí)間內處于待機狀態(tài)的手機幾乎不消耗電能。在系統中進(jìn)行設計優(yōu)化可以進(jìn)一步降低功耗。 低密度、低功耗CPLD 對于較小的設計，例如總線(xiàn)接口、橋接和手持設備（見(jiàn)圖2），使用低功耗、基于閃存的CPLD能提供更低成本的低到超低密度的解決方案。 對于功耗敏感型應用，Lattice半導體公司的ispMACH4000Z（Z表示零功耗）CPLD能提供相當好的低功耗解決方案。 圖2:用Lattice ispMACH4000Z進(jìn)行PMP設計 由于可從多個(gè)供應商那里選擇眾多的器件，因此完全理解設計需求變得尤為重要。下列準則有助設計者選擇合適的CPLD： 1. 靜態(tài)和動(dòng)態(tài)功耗的預算是多少？ 2. 為了向橋接和接口應用提供總線(xiàn)寬度，所需I/O和邏輯的比值是多少？ 3. 該應用的最佳密度和封裝是什么？ 4. 輸出所需的電壓容差是多少？ 5. 所需的時(shí)序裕度是多少？ 6. 所選的器件是否現場(chǎng)可編程的，以及開(kāi)發(fā)工具是否容易使用？ 7. 有哪些安全性的要求？ 不同CPLD供應商有不同的規范和要求，因此選擇合適的器件取決于哪些參數對設計是關(guān)鍵的。表1為該器件為匹配設計要求而提供的一組規范。 表1 該器件為匹配設計要求而提供的一組規范 中密度PLD設計的低功耗解決方案 高密度設計需要基于查閱表(LUT)的PLD，例如FPGA或者交叉式PLD器件。這些器件能夠提供更多的嵌入式的功能、更大的存儲器、更高速度、用于時(shí)序管理的PLL和DLL、DSP以及串行連接。采用LUT結構，FPGA可以滿(mǎn)足這些設計要求，提供更大的設計靈活性。 大多數基于LUT的FPGA沒(méi)有“零功耗”選擇。但是系統設計者可以在系統的某些工作周期中關(guān)閉器件以降低功耗。圖3給出了非易失FPGA的快速電源冷啟動(dòng)是如何降低總功耗的。上電之后能迅速地獲取邏輯功能的非易失器件對這些應用是理想的。另一方面，基于SRAM的FPGA耗費大部分工作周期用于配置。 圖3:用非易失FPGA在工作周期中降低功耗 大多數FPGA是基于SRAM的，但是現在已有基于閃存的非易失FPGA。非易失FPGA比基于SRAM的FPGA更具設計優(yōu)勢。(參見(jiàn)圖4)除了管理電源的功能之外，非易失FPGA的優(yōu)點(diǎn)還包括： 1. 無(wú)需引導PROM，減少了材料清單（BOM）中的器件； 2. 無(wú)需位流，提供最高的設計安全性； 3. 實(shí)時(shí)的系統內可編程性具有調試和更新能力； 4. 無(wú)限重構的SRAM FPGA結構。 圖4:非易失FPGA Lattice半導體公司的交叉式可編程器件MachXO就是一個(gè)很好的例子。相對傳統CPLD來(lái)說(shuō)，MachXO器件兼有FPGA和CPLD的非易失、低成本、瞬時(shí)上電的高性能邏輯解決方案的優(yōu)點(diǎn)。 本文小結 由于具備上市時(shí)間優(yōu)勢、靈活性、可編程性和低功耗選擇，CPLD和 FPGA在迅速變化的市場(chǎng)中成為廣泛應用的可行的設計解決方案。具多種密度和多樣嵌入功能特色的PLD能為設計提供快速開(kāi)發(fā)周期。正如文中所述，它們能夠針對低功耗和系統的高度整合進(jìn)行設計優(yōu)化。隨著(zhù)工藝的不斷改進(jìn)，ASIC與 PLD之間的價(jià)格也正迅速接近。 |
