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嵌入式計算機系統在現代工業(yè)控制中發(fā)揮著(zhù)越來(lái)越重要的作用，它具有便攜、可靠、低功耗、通用、易擴展等諸多優(yōu)點(diǎn)。使用嵌入式系統進(jìn)行工業(yè)控制要涉及到計算機數據的傳輸、采集、調制解調等一系列問(wèn)題。 本調制器是一種基于PC104總線(xiàn)的嵌入式系統的外圍設備，嵌入式計算機系統通過(guò)PC104總線(xiàn)將數據發(fā)送到端口，調制器接收數據并進(jìn)行調制后，將信號輸出到受控設備，從而對相應設備起到控制的功能。在本調制器的硬件電路中使用FPGA，提高了系統的通用性。 1 總體結構 該調制器實(shí)現的功能主要包括：識別并接收總線(xiàn)發(fā)送的數據；根據不同地址控制信號將數據按路區分(共四路)；每路分別將數據按照連續調制的方式進(jìn)行2FSK調制；對調制后的信號進(jìn)行放大整形并發(fā)送到端口。 因此，該調制器的電路部分分別包括數據接收部分、FPGA及外圍電路(實(shí)現數據分路及數字調制功能)、D／A轉換電路、放大濾波電路等。系統總體結構如圖1所示。 2 PC104總線(xiàn)及數據接收電路 PC104總線(xiàn)是專(zhuān)門(mén)為嵌入式系統開(kāi)發(fā)的系統總線(xiàn)，是一種自堆棧式、模塊化的總線(xiàn)，它基于ISA總線(xiàn)發(fā)展而來(lái)，有16位和8位兩種接口方式(分別為64+40引腳和64引腳端口結構)，該總線(xiàn)具有結構緊湊、便攜、可靠、功耗低、易擴展等優(yōu)點(diǎn)。對于工程開(kāi)發(fā)而言，常用的引腳主要有以下幾個(gè)： SD0～SD7，SD8～SD15：數據總線(xiàn)，當采用8位接口方式時(shí)，只有SD0～SD7工作； SA0～SA19，LA17～LA23：地址信號，對端口進(jìn)行操作時(shí)使用SA0～SA9； AEN：DMA選通信號，為高電平時(shí)表示處于DMA模式； IOW，IOR：端口寫(xiě)、讀信號，低電平有效； SYSCLK：系統提供的基準時(shí)鐘信號，是標準的方波信號，約為8 MHz； VCC，GND，+12 V，-12 V：系統提供的電源接口。 數據接收電路就是要在正確的時(shí)序上將所需的數據進(jìn)行提取，還要實(shí)現將電路工作狀態(tài)傳送回總線(xiàn)，以便總線(xiàn)決定是否發(fā)送下組數據的功能。由于PC104總線(xiàn)最高支持約8 MHz的時(shí)鐘頻率，而受控設備所需的2FSK信號頻率為幾千赫茲，因此這里只用8位數據總線(xiàn)就完全能夠滿(mǎn)足要求。 總線(xiàn)接收電路如圖2所示。其中SD0～SD9，SA0～SA9是從總線(xiàn)發(fā)來(lái)的數據、地址信號，SEL0～SEL3為分路選擇信號，ANSWER0～ANSWER3為FPGA的狀態(tài)返回信號，由于總線(xiàn)速度要比2FSK輸出速度高得多，因此，總線(xiàn)要對FPGA數據緩存器是否為空進(jìn)行查詢(xún)，當FPGA沒(méi)有完成數據轉換時(shí)，總線(xiàn)要等下個(gè)周期，直到狀態(tài)返回信號顯示FPGA內部為空時(shí)，總線(xiàn)才可以發(fā)送下組數據到FPGA。74LS273負責將每路的數據分別進(jìn)行鎖存，4路數據共使用4個(gè)。OUT1D0～D7為第一路8位數據輸出，LOCK0為其控制信號，表示數據的更新。 3 FPGA及其外圍電路 FPGA具有集成度高、設計靈活、易于修改、節省空間、通用性高等優(yōu)點(diǎn)。本調制器中FPGA采用的是Altera公司的EPF10K20TC144-4器件，該器件具有20 000個(gè)典型門(mén)，1 153個(gè)邏輯單元，144引腳，包括2個(gè)全局輸入時(shí)鐘，4個(gè)全局輸入，86個(gè)通用可編程I／O引腳。該芯片采用TQFP封裝，芯片面積較小，功耗低，其輸入、輸出與TTL，與PC104總線(xiàn)電平完全兼容。FPGA電路主要實(shí)現的功能為：接收數據提取電路發(fā)送的分路數據；以總線(xiàn)上的SYSCLK時(shí)鐘為基準，通過(guò)分頻產(chǎn)生受控設備能識別的頻率；為每路輸出進(jìn)行2FSK的數字調制，保證信號的連續性；完成本身的FPGA電路配置。 FPGA配置電路如圖3所示。 FPGA的配置使用PS和JTAG兩種方式，既能實(shí)現JTAG方式下電路在線(xiàn)調試，又能保證調試完成后能夠正確使用相應的配置器件。其中JP5*2插座為JTAG配置端口，TDI、TDO、TMS、TCK為JTAG配置引腳，該配置方式采用BlasterMV線(xiàn)，通過(guò)配置計算機的并口與電路板配置端口進(jìn)行連接，用于將編寫(xiě)好的配置數據實(shí)時(shí)傳送到FPGA，該方式主要用于電路調試；EPC1PC8為FPGA配置器件，采用PS(被動(dòng)串行)配置方式，由于FPGA內部存儲器屬于易失性RAM存儲，因此每次加電后都要將程序重新寫(xiě)入FPGA，配置器件本身就是存儲器，其主要作用就是在每次加電后將程序寫(xiě)入FPGA，保證調試完畢的電路能夠正常單獨進(jìn)行工作。 來(lái)自前級電路的數據及控制信號、發(fā)到D／A轉換電路的數據都連接到FPGA芯片的通用I／O引腳，通過(guò)編程實(shí)現所需功能。對FPGA的編程使用Altera公司的QuartusⅡ軟件，該軟件采用圖形化與VHDL語(yǔ)言混合編程，易于調試修改。編程實(shí)現的主要功能為：對輸入數據進(jìn)行鎖存移位，確保每位數據都能得到正確處理；產(chǎn)生兩組分頻時(shí)鐘參與2FSK調制，并使分頻后的時(shí)鐘按照時(shí)序進(jìn)入數字調制器；數字調制器負責將不同頻率始終按照順序依次產(chǎn)生連續量化的8位正弦波數字量輸出到端口。 本設計中由于采用兩種頻率分時(shí)產(chǎn)生，按時(shí)序進(jìn)入調制器，而正弦波數字調制器單獨工作的方法，保證了輸出正弦波具有連續的相位，不會(huì )產(chǎn)生相位突變。 4 D／A轉換電路 D／A轉換共包括四路，其主要功能是將FPGA輸出的已調制好的2FSK數字信號轉換為正弦波信號。由于FPGA在進(jìn)行數字調制時(shí)產(chǎn)生的是連續量化的正弦波形，兩個(gè)頻率之間不存在相位的突變，不會(huì )存在大量的高頻雜波，因此，后期的信號處理電路使用放大電路與簡(jiǎn)單的π型濾波器對信號進(jìn)行處理即可得到比較理想的2FSK信號。 D／A轉換電路如圖4所示。 此電路采用AD7524作為D／A轉換器，AD7524屬于T型電阻網(wǎng)絡(luò )型DAC，電流輸出，8位數字輸入，輸出建立時(shí)間0.2μs／0.15μs，其數字輸入端可采用5 V／15 V兩種輸入，本電路采用兼容TTL電平的5 V輸入。電路中將其輸入控制端CS、WR同時(shí)接地，當有來(lái)自FPGA的數據AD101～7輸入時(shí)無(wú)需鎖存，直接進(jìn)行轉換，因此要求FPGA的輸出要具有鎖存功能，此接法可減少輸出控制線(xiàn)，減少時(shí)序干擾。R1AD1和R1AD2為D／A輸出波形調整電阻，主要用于調整波形位置，不致產(chǎn)生失真。D／A輸出采用雙極性接法，通過(guò)兩路LM324通用放大器進(jìn)行電壓放大，輸出2FSK信號。圖5(a)為經(jīng)過(guò)D／A轉換后輸出的波形在示波器上的截圖，由圖中可以看到，數字調制并經(jīng)D／A轉換后，波形是一種階梯狀正弦波，且波形連續，頻率變換交界處無(wú)相位突變。該信號經(jīng)過(guò)雙極性放大器放大并通過(guò)π型濾波器后變成如圖5(b)所示的連續正弦波。 圖5 2FSK信號濾波前后波形比較 5 結語(yǔ) 采用FPGA進(jìn)行2FSK調制不但能產(chǎn)生連續相位，還能通過(guò)軟件直接修改其調制方式、產(chǎn)生頻率等一系列參數，具有很好的通用性。 本電路中數據提取電路屬于原理性電路，實(shí)際設計中可將該部分電路置于FPGA內部進(jìn)行設計，而系統參考時(shí)鐘SYSCLK可接在FPGA的全局時(shí)鐘輸入端，減少延遲差異。 |
