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協(xié)方差矩陣的計算是信號處理領(lǐng)域的典型運算，是實(shí)現多級嵌套維納濾波器、空間譜估計、相干源個(gè)數估計以及仿射不變量模式識別的關(guān)鍵部分，廣泛應用于雷達、聲吶、數字圖像處理等領(lǐng)域。采用FPGA(Field Programmable Gate Array)可以提高該類(lèi)數字信號處理運算的實(shí)時(shí)性，是算法工程化的重要環(huán)節。但是FPGA不適宜對浮點(diǎn)數的處理，對復雜的不規則計算開(kāi)發(fā)起來(lái)也比較困難。故目前國內外協(xié)方差運算的FPGA實(shí)現都是采用定點(diǎn)運算方式。 在所有運算都是定點(diǎn)運算的情況下，每次乘法之后數據位寬都要擴大一倍。若相乘后的數據繼續做加減運算，為了保證數據不溢出，還必須將數據位寬擴展一位，而協(xié)方差矩陣的運算核心就是乘累加單元，隨著(zhù)采樣點(diǎn)數的增加，位寬擴展呈線(xiàn)性增加。最終導致FPGA器件資源枯竭，無(wú)法實(shí)現設計。為了保證算法的實(shí)現，必須對中間運算數據進(jìn)行截斷，將每次累加的結果除2(可以通過(guò)移位運算來(lái)實(shí)現)，以避免溢出。 此外，在應用MUSIC算法時(shí)，各種計算都是復數運算。為達到減少算法的計算量，提高M(jìn)USIC算法處理速度的目的，許多文獻致力于研究陣列的結構特點(diǎn)，在保證測角精度的前提下，尋找一種簡(jiǎn)單而有效的數據預處理方法，將復數矩陣轉化為實(shí)數矩陣，把復矢量用一個(gè)實(shí)矢量來(lái)代替，從而將復數運算轉化為實(shí)數運算。 接收陣元模型可分為任意離散陣、均勻圓弧陣、均勻圓陣和均勻線(xiàn)陣。在實(shí)際應用中，比較常見(jiàn)的是均勻線(xiàn)陣和均勻圓陣。每種陣列模型都有各自的特點(diǎn)，加之陣元數目的取值不同，也會(huì )導致陣列流型的對稱(chēng)性變化。針對不同的陣元模型和陣元數，數據預處理的方法也會(huì )有所不同。 對于數據預處理的研究，目前已經(jīng)有了一些比較成熟的算法。對于一個(gè)偶數陣元的對稱(chēng)陣列(包括均勻線(xiàn)陣和均勻圓陣)，相關(guān)研究表明，可利用其對稱(chēng)性，分成兩個(gè)完全對稱(chēng)的子陣，選擇合適的參考點(diǎn)，構造互為共軛對稱(chēng)的方向矩陣，進(jìn)而構造一個(gè)線(xiàn)性變換矩陣，即可達到將復數矩陣轉化為實(shí)數矩陣的目的。 對于奇數陣元的均勻線(xiàn)陣，也有相關(guān)研究成果表明，通過(guò)構造一個(gè)酉矩陣，也可以達到數據預處理的目的。 由于均勻圓陣的陣列流型矩陣不是Vandermonde矩陣，即不具備旋轉不變性，因此適用于奇數陣元的均勻線(xiàn)陣的預處理理論不能直接用于奇數陣元的均勻圓陣，需要將圓陣先轉換到模式空間——虛擬線(xiàn)陣，而轉換需要第一類(lèi)Bessel函數，不適宜用硬件實(shí)現。 以上研究表明，目前除了奇數陣元的均勻圓陣外，其他常用陣列模型都可以通過(guò)預處理的方法將復數運算轉換為實(shí)數運算。若在某些特定的情況下，必須采用奇數陣元的均勻圓陣。此時(shí)，基于復數運算的協(xié)方差矩陣的實(shí)現就成為一種必然。 因此，在充分應用FPGA并行處理能力的同時(shí)，為了擴展數據處理的動(dòng)態(tài)范圍，減少數據溢出機率，避免數據截斷所產(chǎn)生的誤差，提高協(xié)方差矩陣的運算精度以及擴展該運算的通用性。本文以空間譜估計作為研究背景，研究了復數據運算和浮點(diǎn)運算的特點(diǎn)，提出了一種適用于任何陣列流型、任意陣元的基于復數浮點(diǎn)運算的協(xié)方差矩陣的FPGA實(shí)現方案。 1 求解復數浮點(diǎn)協(xié)方差矩陣 以11陣元的均勻圓陣為例，其協(xié)方差矩陣的求解方案原理框圖如圖1所示。 1．1 FIFO數據緩存器 在該設計方案中選擇FIFO作為數據存儲器，這是因為一旦多路接收機有數據輸出，就會(huì )啟動(dòng)FIFO進(jìn)行存儲，進(jìn)而FIFO的不空信號有效(empty=O)，觸發(fā)后續的矩陣運算；否則，運算停止，一切狀態(tài)清零，FPGA恢復idle(空閑)狀態(tài)，等待新的快拍采樣數據的到來(lái)。 這樣可以很方便地控制運算的開(kāi)始和結束。矩陣運算所需要的同步時(shí)鐘需要設計一個(gè)類(lèi)似于單穩態(tài)觸發(fā)器的模塊。當檢測到empty=‘0’時(shí)，就觸發(fā)一個(gè)含有121個(gè)clk(對于串行方案而言)時(shí)鐘信號周期長(cháng)度的高電平。該高電平與主時(shí)鐘相與便可以得到運算的同步時(shí)鐘。 1．2 數據共軛轉換 由于測向陣列的輸出矢量X(t)是一個(gè)復矢量，對其求協(xié)方差矩陣需用陣列輸出列矢量X(t)與其共軛轉置矢量XH(n)對應相乘。如式(1)所示： 1．3 定點(diǎn)數到浮點(diǎn)數的轉換 定點(diǎn)計算在硬件上實(shí)現簡(jiǎn)單，計算速度比浮點(diǎn)計算要快，但是表示操作數的動(dòng)態(tài)范圍受到限制，浮點(diǎn)數計算硬件實(shí)現比較困難；一次計算花費的時(shí)間也遠大于定點(diǎn)計算的花費，但是其表示的操作數動(dòng)態(tài)范圍大，精度高。在本設計中，考慮到系統的數據動(dòng)態(tài)范圍和運算精度，選擇浮點(diǎn)計算。由于運算數據是直接從接收機I，Q兩路通道的A／D變換器的輸出獲得，為定點(diǎn)數，因此必須要有一個(gè)將A／D采樣的定點(diǎn)數據轉換為浮點(diǎn)數的過(guò)程。設計中將16位定點(diǎn)數轉換為IEEE 754標準的單精度格式。32位單精度格式如圖2所示，最高位為符號位，其后8位為指數e(用移碼表示，基數f=2，偏移量為127)，余下的23位為尾數m。 1．4 浮點(diǎn)復數乘累加器 1．4．1 復數乘法器 假設有兩個(gè)復數分別為a+jb和c+jd，這兩個(gè)數的乘積為： 復數乘法器的工作原理如圖3所示，其中所用到的加法、減法和乘法器都是基于浮點(diǎn)的運算。值得一提的是，在實(shí)現浮點(diǎn)加減法的時(shí)候，可以將尾數連同符號位轉化為變形補碼形式后再進(jìn)行加減運算。這樣做的目的是方便判斷數據是否溢出(變形補碼判斷溢出的規則是：當兩位符號位不同時(shí)表示溢出，否則無(wú)溢出。無(wú)論數據是否溢出，第一位符號位永遠代表真正的符號)，若溢出，則將尾數右歸，指數部分加1，若沒(méi)有溢出，則將尾數左歸(規格化)。浮點(diǎn)乘法相對較簡(jiǎn)單，對應階碼相加，尾數相乘可以采用定點(diǎn)小數的任何一種乘法運算來(lái)完成，只是在限定只取一倍字長(cháng)時(shí)，乘積的若干低位將會(huì )丟失，引入誤差。 1．4．2 浮點(diǎn)復數乘累加器 以11個(gè)陣元的圓陣為例，實(shí)現串行處理方案的浮點(diǎn)復數乘累加器的原理如圖4所示，實(shí)部和虛部(雙通道)的乘累加器模塊工作原理一樣。 121階數據緩存器實(shí)際上就是121個(gè)數據鎖存器級聯(lián)形成的一個(gè)移位寄存器，初始狀態(tài)為零。當浮點(diǎn)復數乘法器有輸出的時(shí)候，啟動(dòng)數據緩存器與之進(jìn)行加法操作，121個(gè)時(shí)鐘周期以后可以實(shí)現一次快拍采樣的矩陣累加。累加清零信號由時(shí)序控制器給出，當所有的快拍采樣點(diǎn)運算都結束之后，數據緩存器輸出累加結果(即協(xié)方差矩陣的運算結果)，同時(shí)控制器送出一個(gè)清零信號，清零121階數據緩存器。 2 仿真結果 可編程邏輯設計有許多內在規律可循，其中一項就是面積和速度的平衡與互換原則。面積和速度是一對對立統一的矛盾體，要求一個(gè)設計同時(shí)具備設計面積最小，運行頻率最高，這是不現實(shí)的。于是基于面積優(yōu)先原則和速度優(yōu)先原則，本文分別設計了協(xié)方差矩陣的串行處理方案和并行處理方案，并用Altera＼stratix＼EP1S20F780C7進(jìn)行板上調試。其調試結果表明，串行處理方案占用的資源是并行處理方案的1／4，但其運算速度卻是后者的11倍。 2．1 串行處理方案仿真結果 如圖5所示，clk為運算的總控制時(shí)鐘；reset為復位控制信號，高電平有效；rd為讀使能信號，低電平有效；wr為寫(xiě)使能信號，低電平有效；wr_clk為寫(xiě)時(shí)鐘信號，上升沿觸發(fā)；q_clk為讀時(shí)鐘信號，上升沿觸發(fā)；ab_re(31：O)和ab_im(31：O)為乘法器輸出的實(shí)部和虛部。q_t2為矩陣乘累加模塊的同步時(shí)鐘信號；clkll，state(3：O)，clkl和state(3：0)是狀態(tài)機的控制信號，控制矩陣運算規則。 如圖5所示，在100 ns時(shí)reset信號有效(即reset=‘1’)，所有狀態(tài)清零。從335～635 ns間，寫(xiě)使能信號有效(wr=‘O’)且有兩個(gè)寫(xiě)時(shí)鐘信號的上升沿到來(lái)，即向任意一個(gè)通道的FIFO中存入兩個(gè)快拍采樣數據，最后輸出結果應該有兩個(gè)矩陣，如圖6所示。當FIFO為空時(shí)，運算停止，所有狀態(tài)清零。等待新采樣數據的到來(lái)。 圖5中，在350 ns時(shí)，讀使能有效(rd=‘0’)且有一個(gè)讀時(shí)鐘信號的上升沿到來(lái)，所以empty信號存在短暫的不空(empty=‘O’)狀態(tài)，捕獲到這個(gè)信息，便觸發(fā)單穩態(tài)觸發(fā)器模塊，產(chǎn)生具有121個(gè)clk時(shí)鐘周期長(cháng)度，占空比為120：1的q_clk信號，進(jìn)行FIFO的讀操作。 在350～535 ns時(shí)間段，因為寫(xiě)時(shí)鐘信號沒(méi)有到來(lái)，所以FIFO為空(empty=‘1’)。從550 ns～24．75 μs時(shí)間段讀時(shí)鐘信號沒(méi)有上升沿到來(lái)，整個(gè)設計處于第一個(gè)矩陣的運算過(guò)程中，即運算一個(gè)矩陣所需要的時(shí)間為24．2 μs。與此同時(shí)，第二個(gè)數據寫(xiě)入FIFO，empty一直處于不空狀態(tài)(empty=‘O’)。 在第一個(gè)矩陣運算結束之后，即24．6μs時(shí)，系統檢測到empty=‘0’，開(kāi)始讀數據并觸發(fā)第二個(gè)矩陣運算的時(shí)鐘控制信號。如圖6所示，在24．6μs時(shí)，empty=‘1’。FIFO中的第二個(gè)數據被讀出，處于空狀態(tài)。從24．85～49．05μs進(jìn)入第二個(gè)矩陣的運算周期。 在仿真時(shí)，輸人數據為16位的定點(diǎn)數(1+j1；O+jO；2+j2；3+j3；4+j4；5+j5，6+j6；7+j7；8+j8；9+j9；A+jA)，輸出結果為32位的單精度浮點(diǎn)數。選擇的主時(shí)鐘周期為200 ns。在實(shí)際調試過(guò)程中，整個(gè)系統可以在50 MHz主時(shí)鐘頻率下正常工作。 2．2 并行處理方案仿真結果 并行方案運算原理與串行方案的一樣，只是在時(shí)鐘控制上有所區別，因為采用了11個(gè)浮點(diǎn)復數乘累加器，進(jìn)行一次矩陣運算，只需要11個(gè)時(shí)鐘周期，如圖7，圖8所示。在仿真時(shí)，設置在寫(xiě)使能信號有效(wr=‘O’)的同時(shí)，有3個(gè)寫(xiě)時(shí)鐘信號(wr_clk)的上升沿到來(lái)，即分別向22個(gè)FIF0中存入3個(gè)數據，則輸出有3個(gè)矩陣。從圖7中還可以清楚地看出，運算結果是矩陣的11行數據并行輸出，輸出結果是一個(gè)對稱(chēng)矩陣。 3 結語(yǔ) 在分析了目前應用于空間譜估計的協(xié)方差矩陣運算在硬件實(shí)現上的不足，如定點(diǎn)計算的數據動(dòng)態(tài)范圍小，運算精度不高，且只適用于特定陣列模型和的陣元數，不具備通用性。在此基礎上提出了基于浮點(diǎn)運算的通用型協(xié)方差矩陣的實(shí)現方案。仿真結果表明，本文所提出的實(shí)現方案采用的是復數乘法運算，最終結果得到的是復共軛對稱(chēng)矩陣，適合利用任意的陣列模型和陣元數得到與之相對應的協(xié)方差矩陣。這就拓展了協(xié)方差矩陣運算的應用范圍，且整個(gè)運算過(guò)程采用的是浮點(diǎn)運算，提高了整個(gè)運算的精度。 |
