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航空電子綜合化是一種在苛刻的空間限制條件下，對密集型的航空電子子系統集合進(jìn)行信息綜合和功能綜合的技術(shù)。以MIL-STD-1553B為代表的子系統聯(lián)網(wǎng)接口標準構成了目前航空電子綜合系統中信息交換的主干道。1553B總線(xiàn)接口電路是實(shí)現航空電子綜合化系統的關(guān)鍵部件，其作用是在1553B總線(xiàn)與現有的其他總線(xiàn)技術(shù)之間搭建一座橋梁，使得不同制式的信息流能夠實(shí)時(shí)、準確地進(jìn)行相互轉換。在1553B總線(xiàn)接口的研制過(guò)程中，復雜而苛刻的環(huán)境對中央處理器的實(shí)時(shí)性與可靠性提出了很高的要求，而DSP芯片以其優(yōu)良的高速性能為中央處理器的選擇提供了一個(gè)較為理想的解決方案。 隨著(zhù)MIL-STD-1553B總線(xiàn)協(xié)議標準的頒布。許多公司開(kāi)發(fā)了總線(xiàn)與CPU之間的硬件接口芯片。在實(shí)際的1553B總線(xiàn)工程中使用最為廣泛的是DDC公司生產(chǎn)的接口芯片。這些芯片完全實(shí)現了1553B總線(xiàn)的電氣特性協(xié)議，而且與CPU或存儲器連接非常簡(jiǎn)單。本文探討基于TMS320F2812(以下簡(jiǎn)稱(chēng)F2812)和DDC公司的BU-64843協(xié)議芯片的1553B總線(xiàn)接口的硬件設計和軟件驅動(dòng)編寫(xiě)要點(diǎn)。 1 1553B總線(xiàn) 1553B總線(xiàn)是一種時(shí)分制指令／響應式多路傳輸數據總線(xiàn)，具有很高的可靠性和良好的實(shí)時(shí)性。1553B總線(xiàn)由4種基本硬件組成：傳輸介質(zhì)、總線(xiàn)控制器(BC)、遠程終端(RT)、總線(xiàn)監視器(MT)。 1553B總線(xiàn)采用異步、半雙工方式傳輸，傳輸速率1 MB／s。1553B總線(xiàn)傳輸協(xié)議規定的傳輸過(guò)程為：BC向某一終端發(fā)送一個(gè)接收／發(fā)送指令，RT在規定的響應時(shí)間內發(fā)回一個(gè)狀態(tài)字并執行消息的接收／發(fā)送。在操作過(guò)程中BC始終掌握總線(xiàn)的控制權，總線(xiàn)上任何時(shí)候只有一個(gè)BC，但可以最多掛31個(gè)RT或MT。在總線(xiàn)的數據傳輸過(guò)程中，MT按要求監視總線(xiàn)上的數據，并將這些數據輸出或者存盤(pán)以便實(shí)時(shí)地監測這些數據的傳輸狀態(tài)或便于后續分析。1553B采用雙冗余總線(xiàn)，有2個(gè)傳輸通道，保證了良好的容錯性和故障隔離。如果當前總線(xiàn)的數據傳輸出現錯誤或故障，數據可以自動(dòng)從冗余總線(xiàn)上傳輸。1553B總線(xiàn)的傳輸介質(zhì)為屏蔽雙絞線(xiàn)。其總線(xiàn)結構簡(jiǎn)圖如圖l所示。 2 系統設計方案 該系統以F2812為控制核心，與外圍輔助電路構成微計算機系統；由BU-64843協(xié)議芯片完成1553B總線(xiàn)的功能。BU-64843提供了豐富的資源。為軟件的設計提供了極大的靈活性和可靠性；控制和譯碼信號利用FPGA實(shí)現，FPGA器件電路連接簡(jiǎn)單，使用方便，使用功能強大的VerilogHDL語(yǔ)言編程，可提高系統的維護性和擴展性。 F2812負責消息的讀取、處理、寫(xiě)入和BU-64843協(xié)議芯片的初始化。通過(guò)對BU-64843的相關(guān)寄存器進(jìn)行相應的配置，就可以使本接口卡工作在BC模式、RT模式或MT模式。接口卡在BC模式下實(shí)現1553B總線(xiàn)消息的接收，BU-64843協(xié)議芯片每接收完一個(gè)消息，就向F2812發(fā)送一次中斷申請，由F2812響應中斷并從相應的RAM區讀取接收到的消息進(jìn)行相應處理，F2812同時(shí)完成與上位機的通訊，并把接收到的數據發(fā)送出去。與上位機的通訊是利用F2812的串行通信接口(SCI)，本系統采用MAX485實(shí)現的。 3 接口電路的硬件設計 系統的硬件電路主要包括：DSP模塊、1553B總線(xiàn)接口模塊、邏輯綜合模塊。系統的結構框圖如圖2所示。 3．1 DSP模塊 DSP芯片功能強、體積小、使用方便靈活，被眾多領(lǐng)域廣泛應用。F2812是TI公司推出的采用高性能靜態(tài)CMOS技術(shù)的32位定點(diǎn)數字信號處理器，器件上集成了多種先進(jìn)的外設，為現代控制領(lǐng)域應用提供了良好的控制核心。F2812的地址線(xiàn)為19位，數據線(xiàn)為16位。其特點(diǎn)有：1)采用高性能靜態(tài)CMOS技術(shù)，其供電電壓為3．3 V，采用哈佛總線(xiàn)結構和流水線(xiàn)操作，具有150 MIPS的運算能力，可單周期執行32位×32位的乘和累加操作(MAC)或雙16位×16位MAC運算；2)片上存儲器包括128 k×16 Flash存儲器、18 k×16的片內RAM、4 k×16的Boot ROM大容量的片內RAM可滿(mǎn)足大多數設計要求，無(wú)需擴展片外存儲器，既降低了成本又使硬件設計變得簡(jiǎn)潔；3)具有外部中斷擴展(PIE)模塊，可支持多達45個(gè)外部中斷，最多可達56個(gè)的可編程通用輸入／輸出(GPIO)引腳，帶有豐富的接口模塊包括2個(gè)串行通信接口(SCI)、串行外設接口(SPI)和多通道緩沖串口(MeBSP)，為建立信號處理平臺提供基礎。 3．2 1553B接口電路 傳統的1553B接口卡設計時(shí)采用BU-61580接口芯片，采用70引腳的雙列直插式組件(DIP)封裝，5 V供電，考慮到本系統的DSP芯片F2812的I／O是3．3 V電平，所以1553B總線(xiàn)接口電路采用DDC公司的首款全3．3 V的1553B接口芯片BU-64843，無(wú)需電平轉換，簡(jiǎn)化了硬件電路設計，采用該芯片80-pin陶瓷扁平封裝更加方便用戶(hù)進(jìn)行硬件電路設計。BU-434843內部還集成了雙收發(fā)器邏輯、編解碼器、協(xié)議邏輯、內存管理和中斷控制邏輯，支持BC／RT／MT模式，還提供了一個(gè)4 kB的內部共享靜態(tài)RAM和與處理器總線(xiàn)之間的緩沖接口。 BU-64843與微處理器或外部存儲器接口非常靈活，可與8位、16位多種微處理器相連接，并且可以實(shí)現無(wú)縫連接或者只需很少的粘和邏輯電路。BU-64843有2種工作模式：透明模式(TRANSPARENT)和緩沖模式(BUFFERED)。透明模式時(shí)芯片可以尋址64 KB，即可以尋址到其外部的RAM，這時(shí)需要為其配置外部RAM。一般應用透明模式時(shí)。在BU-64843協(xié)議芯片和CPU之間配置雙口RAM。而在二者的數據總線(xiàn)和地址總線(xiàn)之間需要使用隔離器。緩沖模式時(shí)只尋址其內部的4 KB字的RAM，地址單向，可直接由CPU驅動(dòng)，不需要使用總線(xiàn)隔離器。另外，BU-64843還根據微處理器是否具有READY(握手信號)選擇零等待和非零等待方式。非零等待是指在微處理器對BU-64843進(jìn)行并行總線(xiàn)(讀、寫(xiě))操作時(shí)，BU-64843內部邏輯電路若有操作時(shí)，微處理器需要等待BU-64843準備好。當BU-64843準備好時(shí)，就輸出READY信號。在這種情況下。應將BU-64843的READY信號接到微處理器的READY信號上，并設置微處理器的等待方式受READY控制。16位緩沖模式是最常用的接口形式。提供一個(gè)與16位或32位微處理器共享RAM的緩沖器接口，在這種接口中，BU-64843的內部地址／數據緩沖器使其與微處理器的地址，數據隔離。一般在傳輸數據量比較少，BU-64843內的4 KB RAM足夠用時(shí)�？蛇x用16位緩沖非零等待模式。在該模式下將引腳16／8#置為高電平，TRANSPARENT／B-UFFERED#置為低電平，ZERO_WAIT#置為高電平。工作在緩沖方式下，占用16位數據總線(xiàn)和12位地址總線(xiàn)，其所有的控制信號由FPGA的譯碼電路產(chǎn)生，通過(guò)中斷方式與F2812通信，因此BU-64843的中斷引腳INT與F2812的外部中斷XINTl連接；BU-64843總線(xiàn)接口有2個(gè)數據通道，通道A和通道B，這是為了保證通信的可靠性而采取的冗余設計，在實(shí)際的工程中也使用2個(gè)通道，通過(guò)軟件選擇任意通道進(jìn)行數據傳輸。BU-64843通過(guò)2個(gè)耦合變壓器PM-DB2755與外部的屏蔽雙絞線(xiàn)連接：16 MHz有源晶振作為時(shí)鐘輸入。 3．3 邏輯綜合電路 BU-64843和F2812之間的邏輯綜合電路由FPGA完成。本系統的可編程邏輯器件采用Xilinx公司Spartan-3系列的FPGA芯片XC3S400，該芯片的I／O口供電電壓為3．3 V、系統門(mén)數為40萬(wàn)、最大可用I／O數為264個(gè)。邏輯綜合電路包括：地址譯碼電路、邏輯控制電路。地址譯碼電路功能是對接口卡所使用的F2812存儲器和BU-64843存儲器進(jìn)行地址選擇、譯碼。譯碼程序在Xilinx ISE 9．2i環(huán)境下用硬件描述語(yǔ)言Verilog-HDL編寫(xiě)。選用FPGA作為邏輯綜合電路的另一個(gè)優(yōu)點(diǎn)是：VerilogHDL程序的燒寫(xiě)通過(guò)JTAG接口完成，除了一條燒寫(xiě)線(xiàn)外不需要任何附加的硬件電路，因此只要硬件連接正確，其余的工作均由軟件完成，便于以后的系統升級。VerilogHDL程序根據F2812的地址總線(xiàn)、數據總線(xiàn)和片選信號，經(jīng)邏輯譯碼產(chǎn)生BU-64843的片選信號SELECT#，寄存器和緩沖區選擇控制信號MEM／REG#。 邏輯控制電路功能是產(chǎn)生BU-64843所需要的控制信號以及給F2812提供中斷信號、握手信號、插入等待信號。由F2812和BU-64843向XC3S-400提供地址線(xiàn)、數據線(xiàn)、中斷申請線(xiàn)、中斷響應線(xiàn)以及讀、寫(xiě)信號線(xiàn)。 4 驅動(dòng)軟件的設計 驅動(dòng)程序的編寫(xiě)采用C語(yǔ)言與匯編語(yǔ)言混合編程的實(shí)現方法，兼顧二者的優(yōu)點(diǎn)，使程序既有C語(yǔ)言較好的可讀性和可移植性，又有匯編語(yǔ)言較高的效率。驅動(dòng)程序的功能主要是實(shí)現BU-64843協(xié)議芯片的初始化、RAM空間的自檢、與上位機的通信、中斷響應、總線(xiàn)數據的讀取和發(fā)送。驅動(dòng)程序從本質(zhì)上說(shuō)，就是根據上位機的命令和要求，控制接口卡的工作，實(shí)現系統的啟動(dòng)、停止、自檢以及自檢結果的返回等，在系統啟動(dòng)后主要實(shí)現1553B總線(xiàn)數據的接收和發(fā)送。整個(gè)驅動(dòng)程序的組成如圖3所示。 4．1 初始化模塊設計 在驅動(dòng)程序編制中，初始化模塊是非常重要的一部分，作為整個(gè)程序的入口，初始化模塊完成整個(gè)接口卡的初始配制，該模塊主要功能為： 1)完成對F2812初始化，設置其相關(guān)寄存器，主要是設置有關(guān)中斷和串口的寄存器，包括中斷標志寄存器(IFR)、中斷使能寄存器(IER)、中斷控制寄存器(ICR)、SCI通信控制寄存器(SCICCR)、SCI控制寄存器l(SCICTL1)、波特率設置寄存器(SCIBAUD)等，以確定中斷源和串口的波特率、停止位等。其具體操作為：①使IFR=Ox0000。IER=Ox0000，關(guān)閉所有的中斷；②使IER=OxO101，開(kāi)啟中斷SCITXRXINT和中斷XINTl；③使ICR=0x001F，將中斷模式設置為下降沿觸發(fā)中斷XINTl；④使SCICCR=0x0007；設置發(fā)送和接收中使用1 bit停止位，8 bit字符長(cháng)度；⑤使SCICTL1=0x0003；使能發(fā)送器TX、接收器RX；⑥使SCIBAUD=Ox01E7，系統時(shí)鐘SYSCLK的頻率為150 MHz，低速外設時(shí)鐘頻率LSPCLOCK為37．5 MHz時(shí)，異步串行口數據傳送波特率為9 600 b／s，BRR的數值可由公式得到。⑦SCICTL1=0x0023，使SCI退出復位。 2)完成對BU-64843協(xié)議芯片內部寄存器(主要包括開(kāi)始／復位寄存器、配置寄存器1、配置寄存器2、配置寄存器3、中斷屏蔽寄存器)的初始化設置，使其能夠正確實(shí)現BC模式的功能。BU-64843對片內功能寄存器的設置順序有嚴格要求，如果順序不正確將會(huì )引起芯片初始化失敗。BU-64843工作在BC模式下的有關(guān)寄存器的配置順序如下：①將開(kāi)始，復位寄存器配置為0x0001，即可對BU-64843進(jìn)行軟件復位；②如果用到BU-64843增強模式，將配置寄存器3配置為Ox8000；③將中斷屏蔽寄存器設置為Ox0001，使消息完成中斷使能；④將配置寄存器1設置為BC模式；⑤將配置寄存器2設置為0x0008，使中斷方式為低電平中斷；⑥將開(kāi)始／復位寄存器配置為Ox0002，啟動(dòng)BC傳輸模式。 通過(guò)對以上寄存器的配置。即可完成BC模式的操作。其初始化流程圖如圖4所示。 4．2 自檢模塊 自檢模塊主要完成對BU-64843的4 kB RAM空間的檢查，看是否出現錯誤。實(shí)現方法是向該內存空間寫(xiě)入連續的數據，然后讀出來(lái)比較看是否相等，若不相等則表示有錯，記錄下所有的錯誤數并把這個(gè)錯誤數通過(guò)串行口發(fā)送給上位機。 4．3 中斷模塊 驅動(dòng)程序的中斷模塊分為2部分：1)用于接收1553B總線(xiàn)到來(lái)的數據，響應1553B總線(xiàn)數據的中斷。利用F2812的XINTl，XINTl采用脈沖下降沿觸發(fā)中斷方式；2)用于接收上位機向DSP發(fā)送的命令，接收上位機的命令是通過(guò)F2812的串行通信接口(SCI)來(lái)進(jìn)行的，利用F2812的SCIT-XRXINT中斷。在XINTl中斷服務(wù)子程序中設置“讀總線(xiàn)數據標志”，在異步串口中斷服務(wù)子程序中設置“讀串口數據命令標志”。在查詢(xún)模塊中，可以通過(guò)查詢(xún)這兩個(gè)標志，來(lái)判斷是否有總線(xiàn)數據到來(lái)以及是否有上位機的命令到來(lái)。 4．4 查詢(xún)模塊 在查詢(xún)模塊中，當“讀總線(xiàn)數據標志位”有效時(shí)，F2812就從BU-64843的命令堆棧相應地址處開(kāi)始依次讀4個(gè)地址單元的內容。分別為數據塊狀態(tài)字、時(shí)間標志字、數據塊指針和接收到的命令字，根據命令字和數據塊指針到數據堆棧讀取總線(xiàn)數據，然后將接收到的總線(xiàn)上的數據轉發(fā)出去。 當“讀串口數據命令標志位”有效時(shí)，RX接收上位機的命令，根據不同的命令實(shí)現相應的功能。為了能夠保證與上位機實(shí)現可靠的握手，在查詢(xún)程序中設置了一個(gè)數據緩沖區，在查詢(xún)程序中對緩沖區中的數據進(jìn)行判斷，看是否收到一幀完整的命令。若收到一幀完整的命令，則根據不同的命令設置系統的啟動(dòng)、停止、自檢等相應標志，并將緩沖區中的數據依次向前移動(dòng)一幀，數據指針也向前移動(dòng)一幀。 5 結論 本文對1553B總線(xiàn)協(xié)議及其接口芯片BU-64843的功能、配置進(jìn)行詳細說(shuō)明，并介紹了定點(diǎn)DSP TMS320F2812的基本性能和特點(diǎn)。在此基礎上實(shí)現了基于F2812和BU-64843的1553B總線(xiàn)接口的硬件電路和軟件的設計。BU-64843作為全3．3 V供電的1553B總線(xiàn)終端之一，方便與DSP芯片F2812連接。BU-64843芯片功能強大，同時(shí)設置也很復雜，因此，對接口芯片的掌握，不但要從硬件接口上入手，還要熟悉其內部寄存器的相關(guān)配置�；贒SP的1553B總線(xiàn)接口設計方案有效解決了通訊實(shí)時(shí)性要求高的問(wèn)題，對地面電子檢測系統的應用具有參考價(jià)值。 |
