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使用寄存器級讀&寫(xiě)控制基于PXI平臺的FPGA-無(wú)廣告.pdf
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如何使用寄存器級讀&寫(xiě)控制基于PXI平臺的FPGA？ 下載積分: 積分 -1
目錄 簡(jiǎn)介 設計實(shí)例概覽 地址譯碼(AddressDecoding) 引腳控制 寄存器映象(RegisterMapping) 軟件控制 ATEasy 例程 (使用ATEasy GX3500驅動(dòng)) “C” 例程 LabView例程 摘要：本文以基于 PXI平臺的Marvin TestSolutions 3U FPGA板卡GX3500為設計對象，通過(guò)設計實(shí)例講解如何使用寄存器級讀&寫(xiě)控制FPGA，并提供FPGA設計相關(guān)文件(如SVF)和軟件控制例程。 簡(jiǎn)介 為了更好地理解如何訪(fǎng)問(wèn)GX3500 FPGA的寄存器，需要有一個(gè)使用寄存器的設計。本篇文章分為兩部分內容：第一部分，以讀者已經(jīng)熟練使用 AlteraQuartus II設計工具為前提（參考《GX3500 User’s Guide: GXFPGA Tutorialand Examples》的第五章），概述了如何使用GX3500設計128通道的靜態(tài)I/O。此設計實(shí)例配置為4組32通道雙向引腳，雙緩沖結構支持同步更新128通道邏輯狀態(tài)的讀和寫(xiě)。 本篇文章的第二部分講述了如何向GX3500 FPGA內加載設計文件，如何連接GX3500 I/O引腳，為了實(shí)現FPGA靜態(tài)數字I/O的操作如何對寄存器進(jìn)行讀和寫(xiě)。 圖1 MTS-GX3500FPGA板卡 設計實(shí)例概覽 地址譯碼(Address Decoding) GX3500支持對兩種類(lèi)型的PCI 總線(xiàn)讀和寫(xiě)操作：一類(lèi)是針對寄存器，使用PCI BAR 1；另一類(lèi)是針對RAM，使用PCI BAR 2。靜態(tài)數字I/O設計實(shí)例使用寄存器控制對I/O引腳的讀和寫(xiě)，所以使用PCI BAR 1片選信號進(jìn)行地址譯碼 — 與ChipSelect 1 (CS[1])同意。BAR 1信號可以訪(fǎng)問(wèn)的地址范圍為1024 byte（0x400），訪(fǎng)問(wèn)時(shí)必須以4-byte為準對齊。 圖2為地址譯碼邏輯單元，將5路地址信號（Addr[6..2])）譯碼后，可提供32路“寫(xiě)使能”信號（WE[31..0]）和32路“讀使能”信號（RE[31..0]），這些信號用于控制鎖存寄存器的向I/O引腳寫(xiě)入（WE[x]) ）和從I/O引腳讀�。≧E[x]）功能。 圖2：寄存器地址譯碼 引腳控制 本設計實(shí)例中有四組完全相同的I/O引腳（見(jiàn)圖4），每組有32路通道。每路通道都支持雙向傳輸，并可以獨立配置傳輸方向。輸出寄存器為雙緩沖結構，支持四組I/O引腳（128路通道）同步更新。第一階段，通過(guò)WE_Data控制信號，將輸出數據使用寫(xiě)入第一級數據寄存器，通過(guò)WE_Tristate寫(xiě)入三態(tài)控制信號。以上這些信號來(lái)自于WE[31..0]信號，并且這些信號在每組I/O引腳間獨立。第二階段，通過(guò)WE_UpdatePort控制信號，將第一級輸出的數據和三態(tài)控制信號寫(xiě)入第二級寄存器。以上這些信號也來(lái)自于WE[31..0]信號，但是四組I/O引腳共用以實(shí)現四組I/O引腳數據的同步更新。使用RE_Tristatelatch，RE_DataLatch，RE_TristatePort和RE_DataPort控制信號訪(fǎng)問(wèn)輸出寄存器兩個(gè)階段的數據和三態(tài)控制寄存器從而進(jìn)行讀操作。 圖3：引腳控制邏輯單元（圖4中的Port_Control） 通過(guò)RE_SamplePortIO控制信號可實(shí)現四組I/O引腳（128路通道）的所有通道同時(shí)被采樣，采樣數據被儲存在鎖存寄存器中以用于后續的數據檢索。分別通過(guò)RE_PortIO 控制信號實(shí)現數據檢索。因為每組I/O引腳的三態(tài)控制信號可以被讀，所以可以推斷出GX3500或UUT是否處于采樣輸入狀態(tài)（讀狀態(tài)）。 寄存器映象(RegisterMapping) 下面是控制四組I/O引腳（A組、B組、C組、D組）的讀和寫(xiě)寄存器偏移地址： | 寫(xiě)功能： | | | | 偏移量 | (HEX) | 功能 | | 0 | (0x0) | WE[0]: 向I/O引腳（A組）鎖存器中寫(xiě)入數據 | | 4 | (0x4) | WE[1]: 向I/O引腳（B組）鎖存器中寫(xiě)入數據 | | 8 | (0x8) | WE[2]: 向I/O引腳（C組）鎖存器中寫(xiě)入數據 | | 12 | (0xC) | WE[3]: 向I/O引腳（D組）鎖存器中寫(xiě)入數據 | | 16 | (0x10) | WE[4]: 向I/O引腳（A組）鎖存器中寫(xiě)入三態(tài)控制信號 | | 20 | (0x14) | WE[5]: 向I/O引腳（B組）鎖存器中寫(xiě)入三態(tài)控制信號 | | 24 | (0x18) | WE[6]: 向I/O引腳（C組）鎖存器中寫(xiě)入三態(tài)控制信號 | | 28 | (0x1C) | WE[7]: 向I/O引腳（D組）鎖存器中寫(xiě)入三態(tài)控制信號 | | 80 | (0x50) | WE[20]: 同步更新I/O引腳（A~D組） | | 讀功能： | | | | 偏移量 | (HEX) | 功能 | | 0 | (0x0) | WE[0]: 從I/O引腳（A組）鎖存器中讀取數據 | | 4 | (0x4) | WE[1]: 從I/O引腳（B組）鎖存器中讀取數據 | | 8 | (0x8) | WE[2]: 從I/O引腳（C組）鎖存器中讀取數據 | | 12 | (0xC) | WE[3]: 從I/O引腳（D組）鎖存器中讀取數據 | | 16 | (0x10) | WE[4]: 從I/O引腳（A組）鎖存器中讀取三態(tài)控制信號 | | 20 | (0x14) | WE[5]: 從I/O引腳（B組）鎖存器中讀取三態(tài)控制信號 | | 24 | (0x18) | WE[6]: 從I/O引腳（C組）鎖存器中讀取三態(tài)控制信號 | | 28 | (0x1C) | WE[7]: 從I/O引腳（D組）鎖存器中讀取三態(tài)控制信號 | | 32 | (0x20) | WE[8]: 讀取I/O引腳（A組）的輸出數據 | | 36 | (0x24) | WE[9]: 讀取I/O引腳（B組）的輸出數據 | | 40 | (0x28) | WE[10]: 讀取I/O引腳（C組）的輸出數據 | | 44 | (0x2C) | WE[11]: 讀取I/O引腳（D組）的輸出數據 | | 48 | (0x30) | WE[12]: 讀取I/O引腳（A組）的三態(tài)控制信號 | | 52 | (0x34) | WE[13]: 讀取I/O引腳（B組）的三態(tài)控制信號 | | 56 | (0x38) | WE[14]: 讀取I/O引腳（C組）的三態(tài)控制信號 | | 60 | (0x3C) | WE[15]: 讀取I/O引腳（D組）的三態(tài)控制信號 | | 64 | (0x40) | WE[16]: 從I/O引腳（A組）輸入鎖存器中讀取采樣數據 | | 68 | (0x44) | WE[17]: 從I/O引腳（B組）輸入鎖存器中讀取采樣數據 | | 72 | (0x48) | WE[18]: 從I/O引腳（C組）輸入鎖存器中讀取采樣數據 | | 76 | (0x4C) | WE[19]: 從I/O引腳（D組）輸入鎖存器中讀取采樣數據 | | 80 | (0x50) | WE[20]: 對I/O引腳（A~D組）同步采樣到輸入鎖存器 |
圖4：I/O引腳（A~D組）的讀和寫(xiě)控制 GX3500靜態(tài)I/O設計文件和SVF文件下載： here. 軟件控制 為了控制本文中的GX3500設計實(shí)例，首先要初始化儀器驅動(dòng)，然后加載SVF文件，然后寫(xiě)和讀本設計實(shí)例中使用的寄存器地址。GX3500 API，包含用于訪(fǎng)問(wèn)內存的函數、使能或旁路擴展板卡 繼電器的函數和其他函數。參考《GX3500 User’s Guide》獲取API函數詳細列表和調用語(yǔ)法。 本文提供的控制GX3500 FPGA靜態(tài)I/O的代碼，支持三種不同的編程環(huán)境：ATEasy，“C” 和LabView。這些例程假設GX3500安裝在PXI機箱的第12槽中、使用Altera Quartus II 設計軟件生成SVF文件“Static_IO.svf”、SVF文件在應用程序可讀入的目錄下。 ATEasy 例程 (使用ATEasy GX3500驅動(dòng)) dwData  Word[4] ! Contains output state for 32-bit ports A- D
dwTristate Word[4] ! Contains tristate control for 32-bit ports A-D
dwInput Word[4] ! Contains data read from four latches A-D
i  ong ! Index counter
Driver Initialize (12) ! Initialize driver for instrument in slot #12
FPGA Load (".\\Static_IO.svf",TARGET_VOLATILE,MODE_SYNC) ! Load SVFfile to volatile FPGA memory
FPGA Set ExpansionBoardBypass(0b1111) ! Set the expansion bypass – signals route from theFPGA to the connectors
For i=0 to 3 ! Repeat for port A - D
FPGA Write Register(i*4,4,dwData ) ! Write to DataLatch WE
FPGA Write Register((i+4)*4,4,dwTristate) ! Write toTristate Latch WE[i+4]
Next
FPGA Write Register(80,4,0) ! Simultaneous Update all 128 I/O pins (tristateand data)
FPGA Read Register(80,4,dwData) ! Simultaneous Sample all 128 I/O pins
For i=0 to 3 ! Repeat for port A-D
FPGA Read Register(i*4,4,dwInput) ! Read sampledstate from Latch RE
Next“C” 例程 int nHandle, nStatus, i;
DWord dwData[4], dwTristate[4], dwInput[4];
GxFpgaInitialize (12, nHandle, nStatus); \\ Initialize driver forinstrument in slot #12
GxFpgaLoad (nHandle, 0, "Static_IO.svf" ,0,, pnStatus); \\Load SVF file to volatile FPGA memory
GxFpgaSetExpansionBoardBypass (nHandle , 0xF, pnStatus); \\ Set theexpansion bypass
for(i=0;i<4;i++){ \\ Repeat for port A - D
GxFpgaWriteRegister (nHandle ,i*4, dwData, 4,nStatus); \\ Write to Data Latch WE
GxFpgaWriteRegister (nHandle ,(i+4)*4, dwTristate,4, nStatus); \\ Write to Tristate Latch WE[i+4]
}
GxFpgaWriteRegister (nHandle ,80, 0, 4, nStatus); \\ SimultaneousUpdate all 128 I/O pins (tristate and data)
GxFpgaReadRegister (nHandle, 80, dwInput[0], 4, nStatus); \\ SimultaneousSample all 128 I/O pins
for(i=0;i<4;i++){ \\ Repeat for port A - D
GxFpgaReadRegister (nHandle, i*4, dwInput, 4,nStatus); \\ Read sampled state from Latch RE
} 圖5： LabView例程用戶(hù)控制界面 圖6： LabView例程中層疊順序結構的幀0 圖7： LabView例程中層疊順序結構的幀1 圖8： LabView例程中層疊順序結構的幀2 圖9： LabView例程中層疊順序結構的幀3 圖10： LabView例程中層疊順序結構的幀4 關(guān)鍵字：GX3500，FPGA，Altera，Quartus，FPGA Design tools，Static I/O，PCI，PXI 若需要關(guān)于編程軟件、例程調試運行、文件下載等更多幫助，請聯(lián)系我。
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發(fā)表于 2017-9-27 20:48:56
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