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Achronix 白皮書(shū) 本文概要 了解網(wǎng)絡(luò )基礎設施功能迅速增長(cháng)的一種便捷方法是回顧一下過(guò)去四十年的發(fā)展歷程（如下圖所示）。蜂窩網(wǎng)絡(luò )技術(shù)的創(chuàng )新，加上新型的數據存儲和搜索技術(shù)，正在轉變行業(yè)的發(fā)展模式。創(chuàng )新的技術(shù)不僅為公司和個(gè)人提供了全新的應用場(chǎng)景，也使他們去認真思考如何利用那些原本不屬于其產(chǎn)品組合的技術(shù)。也許最能說(shuō)明問(wèn)題的變化的是新的商業(yè)模式導致了價(jià)值從基礎設施轉向了服務(wù)。 聯(lián)網(wǎng)設備正在從2G向5G演進(jìn)，以支持移動(dòng)應用的爆發(fā)，并為不斷增長(cháng)的用戶(hù)群擴展連接。一個(gè)日趨成熟的行業(yè)需要一種具有競爭力的商業(yè)模式，而這種模式可以被詮釋為優(yōu)化帶寬管理。據估計，到2023年，聯(lián)網(wǎng)設備的數量將超過(guò)全球人口的三倍（如圖1所示）。 
圖1：網(wǎng)絡(luò )基礎設施的演進(jìn) Voice calls: 語(yǔ)音通話(huà) Analog: 模擬 9 years: 9年 Texting: 發(fā)送短信 10 years: 10年 Emails: 電子郵件 Low-Res Video: 低分辨率視頻 Mobile Broadband:移動(dòng)寬帶 IoT: 物聯(lián)網(wǎng) Smart Cities: 智慧城市 Connected Car: 聯(lián)網(wǎng)汽車(chē) Telemedicine: 遠程醫療 VR/AR: 虛擬現實(shí)/增強現實(shí) AI/ML: 人工智能/機器學(xué)習 Cloud Gaming: 云游戲
圖2：全球移動(dòng)設備和連接增長(cháng)（來(lái)源：思科） Billions of Devices or Connections: 數十億的設備或連接 3G and Below (55.3%, 29.0%): 3G及以下（55.3％，29.0％） LPWA (2.5%, 14.4%): 低功耗廣域技術(shù)（2.5％，14.4％） 注：此圖表包括M2M。LPWA包括蜂窩LPWA（例如NB-IoT）和非蜂窩LPWA（例如LoRa） *數據（n）為2018 - 2023年網(wǎng)絡(luò )連接類(lèi)型份額 5G的興起和數據中心的重構將更好和更多地集成和應用加速技術(shù)，這給通信和網(wǎng)絡(luò )設計人員帶來(lái)了巨大的壓力，要求他們去打造每秒可處理和轉發(fā)萬(wàn)億字節數據的系統。這些新的系統不僅必須要具備高度可靠性，而且還需要滿(mǎn)足人類(lèi)思維級別的響應時(shí)間，以確保嚴格的性能保證（如圖3所示），這就需要全新的架構。 盡管可編程邏輯提供了最佳的功能組合，以支持新一代通信和網(wǎng)絡(luò )系統的復雜需求，但是傳統的可編程芯片產(chǎn)品無(wú)法滿(mǎn)足這些需求。為了平衡片上的處理、互連和外部I / O，必須對整個(gè)FPGA架構進(jìn)行重新考慮。需要最先進(jìn)的片上網(wǎng)絡(luò )（NoC）和總線(xiàn)布線(xiàn)能力，來(lái)實(shí)現所需的帶寬和性能。集成的NoC是唯一可行的方法來(lái)構建可支持高效計算、巨大數據吞吐量和深度內存層次結構的系統。大規模的并行性與FPGA獨特的卸載和加速功能相結合，以實(shí)現單位功耗可實(shí)現的最高的性能和最高的性?xún)r(jià)比。
圖3：5G性能指標 Quantifying the performance benefits of 5G 量化5G的性能優(yōu)勢 10XDecrease in latency: Delivering latency as low as 1 millisecond 延遲降低10倍：提供低至1毫秒的延遲 10XConnection density: Enabling more efficient signaling for IoT connectivity 10倍的連接密度：為物聯(lián)網(wǎng)連接提供更高效的信令服務(wù) 3XSpectrum efficiency：Achieving even more bits per hertz with advanced antenna techniques 3倍的頻譜效率：借助先進(jìn)的天線(xiàn)技術(shù)來(lái)實(shí)現更高的比特/赫茲比率 10XExperienced throughput: Bringing more uniform, multi-Gbps peak rates 10倍的可體驗吞吐量：帶來(lái)更均勻的、多Gbps的峰值速率 100XTraffic capacity: Driving network hyperdensification with more small cells everywhere 100倍的數據流容量：通過(guò)遍布各地的更多小基站來(lái)推動(dòng)網(wǎng)絡(luò )超高密集化 100XNetwork efficiency: Optimizing network energy consumption with more efficient processing 100倍的網(wǎng)絡(luò )效率：通過(guò)更高效的處理方式來(lái)優(yōu)化網(wǎng)絡(luò )能耗 不斷變化的網(wǎng)絡(luò )技術(shù)格局 對由高帶寬連接提供的先進(jìn)服務(wù)的需求正在重塑通信和網(wǎng)絡(luò )領(lǐng)域。數據中心、邊緣系統和接入設備中的新型應用正在推動(dòng)對傳輸海量數據的需求，但同時(shí)又要滿(mǎn)足嚴格的延遲要求。FPGA正在成為所有實(shí)際網(wǎng)絡(luò )的核心，如下面的圖4所示。
圖4：各種實(shí)際網(wǎng)絡(luò )中的FPGA 例如，為了支持諸如增強現實(shí)和機器人控制等應用，與之前的蜂窩無(wú)線(xiàn)通信技術(shù)相比，5G基站及其背后的網(wǎng)絡(luò )設備必須保證極低的延遲。這項要求同時(shí)還與對更高的每用戶(hù)吞吐量需求相伴而來(lái)，因而它們利用了多種不同的技術(shù)，包括多天線(xiàn)、波束成形以及作為網(wǎng)絡(luò )密集化進(jìn)程的一部分而增加使用的小基站。所有這些因素都導致了在集中式基帶單元中進(jìn)行更密集的處理，這些基帶單元通過(guò)光纖鏈路與多個(gè)遠程射頻單元進(jìn)行協(xié)同。 智能網(wǎng)卡（SmartNIC）的興起 運營(yíng)商已經(jīng)采用了諸如軟件驅動(dòng)網(wǎng)絡(luò )（SDN）和網(wǎng)絡(luò )功能虛擬化（NFV）等技術(shù)來(lái)提高其系統的響應能力。為了運行這些服務(wù)，數據中心所有者正在為其服務(wù)器添加智能網(wǎng)卡（SmartNIC），以便將許多網(wǎng)絡(luò )功能有效地卸載到加速器上。 智能網(wǎng)卡能夠處理傳入和傳出服務(wù)器的大部分數據流，只有在需要處理異常情況時(shí)，才會(huì )請求核心服務(wù)器上的處理器來(lái)提供幫助。借助足夠的加速功能，此類(lèi)智能網(wǎng)卡能夠以線(xiàn)速度執行一系列服務(wù)。這些服務(wù)范圍從對傳輸中的數據進(jìn)行壓縮到詳細的數據流控制，再到能夠檢測異常和可能的安全漏洞的深度數據包檢查應用。隨著(zhù)智能網(wǎng)卡技術(shù)的成熟，正在考慮引入諸如機器學(xué)習等越來(lái)越先進(jìn)的功能，以最大程度地發(fā)揮數據流和數據包分析的潛力。下面的圖5顯示了智能網(wǎng)卡的一些功能。
圖5：智能網(wǎng)卡功能原理圖 對傳輸高速數據和快速響應不斷變化的條件的需求，要求系統能夠同時(shí)處理高吞吐量和低延遲。在傳統的架構中，很難同時(shí)滿(mǎn)足這兩個(gè)要求�，F在，基于微處理器的架構集成了高度并行化的流水線(xiàn)，能夠處理高帶寬數據。但由于需要不斷地將數據從復雜的內存體系結構中傳入和傳出，結果使得確保低延遲變得極其困難。即使借助于專(zhuān)用的卸載處理器，智能網(wǎng)卡也面臨著(zhù)由不斷增加的數據速率和延遲要求所帶來(lái)的挑戰。 應對智能網(wǎng)卡設計的挑戰 在傳統的FPGA架構中，用戶(hù)需要設計電路來(lái)連接加速器，從而導致不理想的布局和布線(xiàn)。更新的FPGA架構使用了一種網(wǎng)絡(luò )，在邏輯陣列內的處理單元與各種片上高速接口和內存端口之間傳輸數據（如下面的圖6所示）。
圖6：在傳統的FPGA架構中連接加速器 Status Control: 狀態(tài)控制 Parameters: 參數 Accelerator: 加速器 Address decode and routing: 地址解碼和布線(xiàn) Back pressure: 背壓 Request arbitration: 請求仲裁 Response arbitration: 響應仲裁 Response back pressure: 響應背壓 Response routing: 響應布線(xiàn)
圖7：先進(jìn)的FPGA減少了所需電路的數量 硬連線(xiàn)架構極大地改善了處理的延遲和能效，但是缺乏應對需求變化的靈活性。對于數據壓縮和加密等應用，數據中心運營(yíng)商希望能夠接納算法的改進(jìn)，并更加容易地應對不斷變化的威脅態(tài)勢。對加速器進(jìn)行（重新）編程以適應這些變化的能力是一個(gè)關(guān)鍵的需求。一種能夠實(shí)現這種重新編程的方法是通過(guò)部分重新配置，利用內置的地址轉換表來(lái)簡(jiǎn)化實(shí)現（如下面的圖8所示）。
圖8：Speedster7t器件中的地址轉換表 Memory Space: 存儲空間 一種可編程邏輯架構為實(shí)現靈活的控制和數據流結構提供了堅實(shí)的基礎，從而可以為諸如數據包處理等多種通信操作提供高吞吐量。但是其他FPGA架構中的傳統方法仍然受到了許多限制，難以達到下一代5G和數據中心網(wǎng)絡(luò )設備所需的性能等級。 Achronix Speedster7t系列FPGA通過(guò)一種平衡的架構克服了這些限制，其結果是在計算密度和數據傳輸能力上都有重大改進(jìn)。 Speedster7t系列中的第一款FPGA器件AC7t1500提供了一系列高速接口，包括可分段（fracturable）以太網(wǎng)控制器（支持高達400G的速率）、PCI Gen 5端口和多達32個(gè)SerDes通道，其速率高達112 Gbps。AC7t1500器件是首款部署多通道GDDR6存儲器接口的FPGA，它滿(mǎn)足了需要高速緩存海量數據和存儲大型查找表的通信系統的需求。除了可編程邏輯架構采用的面向位（bit-oriented）的布線(xiàn)結構外，這些外圍設備還通過(guò)一個(gè)智能二維片上網(wǎng)絡(luò )（NoC）進(jìn)行互連。因此，Speedster7t FPGA是第一款能夠實(shí)現太比特以太網(wǎng)（TbE）交換功能的器件，對于數據中心、網(wǎng)絡(luò )和電信基礎設施提供商來(lái)說(shuō)，這是一項關(guān)鍵的賦能技術(shù)。 這種架構使得網(wǎng)絡(luò )設計再向前更進(jìn)一步成為了可能。例如，它集成的面向矩陣的算術(shù)單元可實(shí)現網(wǎng)絡(luò )內機器學(xué)習。使用諸如深度學(xué)習或更簡(jiǎn)單的統計技術(shù)等技術(shù)，網(wǎng)絡(luò )設備可以分析數據流量模式，以觀(guān)察和增強通過(guò)網(wǎng)絡(luò )的數據包流量，并對不斷變化的情況作出快速反應。 針對性能而優(yōu)化的Speedster7t架構 在通信和網(wǎng)絡(luò )中，對任何FPGA的關(guān)鍵要求是支持最新協(xié)議的密集I / O需求。Speedster7t系列FPGA通過(guò)在器件的I / O環(huán)中實(shí)現的全套硬件I / O控制器來(lái)滿(mǎn)足了這一需求，包括400G以太網(wǎng)、PCI Gen 5和GDDR6接口。 為了避免由于需要將一些核心功能置入可編程邏輯而造成的瓶頸，Speedster7t FPGA提供了完整的400 Gbps以太網(wǎng)MAC。這些MAC處理前向糾錯（FEC），支持400G配置的4×100G和8×50G選項。但是要充分利用這些功能，FPGA架構還需要更多的東西 —— 一個(gè)能釋放其全部性能的互連框架。 通常來(lái)講，FPGA已經(jīng)使用了通過(guò)可編程互連來(lái)實(shí)現的超寬總線(xiàn)，以使高速串行通道與內核中可編程邏輯的處理能力相匹配�；ミB矩陣的可任意編程性質(zhì)限制了數據在邏輯模塊之間的傳輸速度。為了彌補這種速度上的代價(jià)，從事網(wǎng)絡(luò )類(lèi)設計的FPGA用戶(hù)經(jīng)常采用極寬的總線(xiàn)——通常寬達1024位——這些總線(xiàn)是由面向位的互連矩陣匯聚合成。例如，在傳統的FPGA架構中，為實(shí)現400Gbps所需的總線(xiàn)寬度將需要2048位（運行速率為642MHz），或1024位（運行速率為724MHz）。如此寬的總線(xiàn)難以布線(xiàn)，因為它們會(huì )消耗FPGA架構內大量的布線(xiàn)資源。其結果是，即使在最先進(jìn)的FPGA中，也不太可能用所需的時(shí)鐘速率來(lái)處理輸入數據并實(shí)現時(shí)序收斂。 Speedster7t架構通過(guò)提供一個(gè)聚合帶寬可高達20 Tbps的多級NoC層級化結構，消除了由于需要將高速I(mǎi)/O通道直接連接到以較低時(shí)鐘速率運行的可編程邏輯所造成的瓶頸。與采用FPGA邏輯陣列實(shí)現互連方式相比，NoC不僅在速度上有了巨大的提升，而且NoC還能夠在不消耗任何FPGA可編程資源的情況下傳輸大量的數據。內部NoC不僅提供了更高的帶寬，Speedster7t系列FPGA中的智能連接機制還簡(jiǎn)化了將數據從NoC端口傳輸到邏輯陣列中的任務(wù)。 NoC有兩個(gè)主要部分。NoC的外部設備部分負責PCIe Gen 5接口、內存控制器和核心FPGA邏輯陣列之間的數據傳輸。NoC的另一部分由在FPGA結構頂部運行的行和列組成。NoC提供雙向的、256位寬的水平和垂直通道，這些通道在可編程集群之間運行。每個(gè)NoC行或列可以同時(shí)在相反方向上以512 Gbps的速率處理數據流。為了最大限度地利用基礎架構及其在Speedster7t器件上快速分發(fā)數據的能力，NoC還直接連接到片上400G以太網(wǎng)控制器，并采用智能數據流分配策略，通過(guò)易于實(shí)現的256位寬接口，沿NoC通道將數據流劃分為并行的可編程邏輯集群組。 NoC數據模式 為了實(shí)現400 Gbps的性能，設計人員可以使用一種稱(chēng)為數據包模式的全新處理模式，在這種模式下，傳入以太網(wǎng)的數據流被重新排列（如圖9所示）成四個(gè)較小的32字節的數據包。這些數據包在四條獨立的256位總線(xiàn)上以506MHz的頻率運行。這種模式的優(yōu)點(diǎn)包括：當數據包結束時(shí)，浪費的字節更少；并且數據可以并行傳輸（前后相接），而不是必須等到在第一個(gè)數據包完成傳輸后才開(kāi)始第二個(gè)數據包的傳輸。 對于運行在分組化數據上的典型網(wǎng)絡(luò )應用，每個(gè)模塊可以對其接收到的數據包報頭進(jìn)行分類(lèi)和標記，并通過(guò)調用NoC接口的服務(wù)來(lái)連接片外GDDR6或DDR4存儲器，將不需要進(jìn)一步處理的工作負載卸載到外部存儲器的緩沖區存儲。對每個(gè)數據包的處理完成后，通過(guò)NoC引導來(lái)自外部和內部緩沖區的數據流，將必要的數據傳送到相關(guān)的以太網(wǎng)出口端口。因此，許多操作并不需要調用FPGA邏輯陣列中的資源，并且可以充分利用NoC和以太網(wǎng)端口之間的直接連接。
圖9：數據包模式（Packet Mode）下的數據總線(xiàn)重新排列
圖10：使用數據包模式（Packet Mode）的400 Gbps以太網(wǎng) 通過(guò)NoC通道的數據分發(fā)也可以采用非數據包化的模式來(lái)完成，以支持目前在以太網(wǎng)上使用的、盡可能多樣化的協(xié)議，例如5G系統中的eCPRI，并幫助設計人員避免在邏輯架構中不得已去創(chuàng )建超寬總線(xiàn)。 高速存儲接口 Speedster7t的架構師對存儲接口的選擇反映了以太網(wǎng)和NoC連接可提供的巨大容量。一種可能的方法是在一系列設計中采用即將推出的HBM2接口。盡管這樣的接口可以提供所需的性能水平，但HBM2價(jià)格昂貴，這將迫使客戶(hù)去等待必要的組件和集成技術(shù)的出現。 與此不同，Speedster7t系列則采用了GDDR6標準，該標準為當今片外存儲器提供了最高的性能。Speedster7t FPGA是市場(chǎng)上首款支持該接口的器件，每個(gè)片上GDDR6內存控制器可維持512 Gbps的帶寬。在單個(gè)AC7t1500器件中最多可帶有8個(gè)GDDR6控制器，使總的內存帶寬可達到4 Tbps。 對PCIe Gen 5的支持 除了以太網(wǎng)和存儲控制器，Speedster7t FPGA上提供的對PCIe Gen 5的支持還能夠與主機處理器緊密集成，以支持諸如sidecar智能網(wǎng)卡（SmartNIC）設計等高性能加速器應用。PCI Gen 5控制器使其能夠讀取和寫(xiě)入存儲在FPGA內存層級結構中的數據，包括許多位于邏輯架構內的塊RAM，以及連接到FPGA存儲控制器的外部GDDR6和DDR4 SRAM設備。在FPGA邏輯陣列中實(shí)例化的數據傳輸控制器（例如DMA引擎），可以類(lèi)似地通過(guò)PCIe Gen 5總線(xiàn)訪(fǎng)問(wèn)與主機處理器共享的內存，而無(wú)需消耗FPGA邏輯陣列內的任何資源即可實(shí)現這種高帶寬連接，并且設計時(shí)間幾乎為零。用戶(hù)只需要啟用PCIe和GDDR6接口，就可以通過(guò)NoC發(fā)送事務(wù)數據。 下面的圖11展示了PCIe子系統與任何GDDR6或DDR4存儲接口之間的直接連接。
圖11：無(wú)需消耗FPGA邏輯陣列即可實(shí)現PCIe和GDDR6之間的數據傳輸 112-Gbps SerDes AC7t1500器件搭載了400G以太網(wǎng)通道用于物理層訪(fǎng)問(wèn)，該器件可提供多達32個(gè)高速SerDes通道，它們可用于需要數據速率高達112 Gbps的其他標準，并完全支持PAM4信令。這些SerDes通道支持器件間實(shí)現極短距離（XSR）和超短距離（USR）通道，事實(shí)證明這些通道對一系列通信系統都非常重要。SerDes實(shí)現方式的靈活性加上對各種以太網(wǎng)速度的支持（因為已集成了一個(gè)可分解型控制器）為設計提供了現成可用的支持，這些設計將能夠與任何規劃的CPRI和eCPRI格式（用于5G前端傳輸設計）一起使用。 機器學(xué)習處理器 對于計算密集型任務(wù)，在Speedster7t FPGA上部署的Speedster7t機器學(xué)習處理器（MLP）是靈活的且可分解的算術(shù)單元。MLP是高密度乘法器陣列，帶有支持多種數字格式的浮點(diǎn)和整數MAC模塊。MLP帶有集成的內存塊，可以在不使用FPGA資源的情況下執行操作數和內存級聯(lián)功能。MLP適用于一系列矩陣數學(xué)運算，從5G無(wú)線(xiàn)電控制器的波束成形計算到加速深度學(xué)習應用，諸如數據流模式和數據包內容分析。
圖12：機器學(xué)習處理器原理框圖 結論 從5G網(wǎng)絡(luò )的邊緣到數據中心內部的交換機，通信和網(wǎng)絡(luò )系統對芯片的功能帶來(lái)了極大的壓力，以支持其所需的計算能力和數據傳輸速率。傳統的可編程邏輯為這些系統提供了靈活性和速率的最佳組合，但是近年來(lái)卻因以太網(wǎng)等協(xié)議的速度提高到100G和400G而面臨新挑戰。Speedster7t架構通過(guò)采用創(chuàng )新的、多層級片上網(wǎng)絡(luò )，使數據能夠在器件周?chē)p松傳輸，而不影響FPGA的邏輯陣列，從而充分保障所有已集成在內的全球最先進(jìn)的I / O接口，諸如400G以太網(wǎng)、GDDR6和PCI Gen 5，以支持充分發(fā)揮核心的可編程邏輯結構的潛在能力。 Achronix Speedster7t系列采用了一種借助于NoC技術(shù)的創(chuàng )新架構，并充分利用了7nm技術(shù)來(lái)部署各種現有可用的、性能最高的控制器，提供了其他FPGA器件迄今為止所缺少的要素�；赟peedster7t FPGA的設計可以接收來(lái)自多個(gè)高速數據源的巨量數據，并將這些數據分發(fā)到可編程的片上算法和處理單元，然后以盡可能低的延遲來(lái)獲得這些結果。由此帶來(lái)的是一種創(chuàng )新的FPGA架構，可以支持目前正在設計的下一代5G、軟件定義網(wǎng)絡(luò )和數據中心系統。Speedster7t FPGA現在可以推動(dòng)通信和網(wǎng)絡(luò )應用向新一代發(fā)展。 版權所有©2020 Achronix半導體公司保留所有權利。Achronix、Speedcore、Speedster和ACE是Achronix半導體公司在美國和/或其他國家/地區的商標。所有其他商標均為其各自所有者的財產(chǎn)。所有規格如有更改，恕不另行通知。 免責聲明 本文件中所提供的信息被認為是準確和可靠的。但是，Achronix半導體公司不對此類(lèi)信息的完整性或準確性作出任何聲明或擔保，并且對于使用本文包含的信息不承擔任何責任。Achronix半導體公司保留隨時(shí)更改本文件及其所含信息的權利，恕不另行通知。所有Achronix商標、注冊商標、免責聲明和專(zhuān)利均在網(wǎng)站上列出http://www.achronix.com/legal。 |
