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Sample-and-Hold Amplifiers 作者：ADI公司 引言和歷史回顧 采樣保持放大器或SHA是大部分數據采集系統的關(guān)鍵組成部分，它捕捉模擬信號并在某些操作（最常見(jiàn)的是模數轉換）中保持信號不變。SHA對相關(guān)電路的要求非常高，電容和印刷電路板等普通組件的某些特性可能會(huì )意想不到地降低SHA性能。 當SHA配合ADC使用時(shí)（外置或內置），SHA性能對該組合的整體動(dòng)態(tài)性能至關(guān)重要，在確定系統的SFDR、SNR等參數方面起著(zhù)重要作用。 雖然今天的SHA功能已經(jīng)集成到采樣ADC中，但了解其基本工作原理對于了解ADC動(dòng)態(tài)性能十分重要。 當采樣保持器處于采樣（或跟蹤）模式時(shí)，輸出跟隨輸入而變化，二者之間僅存在很小的電壓偏差。但也有輸出在采樣模式下不完全跟隨輸入的SHA，其輸出僅在保持期間是精確的（如AD684、AD781和AD783）。本文不考慮這種情況。嚴格來(lái)說(shuō)，具有良好跟蹤性能的采樣保持器應被稱(chēng)為跟蹤保持電路，但在實(shí)際應用中，這些術(shù)語(yǔ)可以互換使用。 SHA的最常見(jiàn)應用是在數據轉換期間將ADC的輸入保持為恒定值。對于許多（但不是全部）類(lèi)型的ADC，為避免轉換過(guò)程被破壞，轉換期間輸入的變化不得大于1 LSB，這就對此類(lèi)ADC設置了非常低的輸入頻率限值，或者要求采用SHA以保持每次轉換期間的輸入不變。 回顧歷史，一個(gè)有趣的事實(shí)是：A. H. Reeves在其著(zhù)名的PCM專(zhuān)利（1939，參考文獻1）中描述了一個(gè)5位6 kSPS計數ADC，模擬輸入信號直接驅動(dòng)一個(gè)真空管脈寬調制器(PWM)，采樣功能集成于PWM中。貝爾實(shí)驗室隨后對PCM進(jìn)行了研究，引入了電子束編碼器管和逐次逼近型ADC；參考文獻2 (1948)描述了一個(gè)基于脈沖變壓器驅動(dòng)電路的配套50 kSPS真空管采樣保持電路。 在1950年代后期和1960年代早期，隨著(zhù)晶體管取代真空管，人們更加關(guān)注ADC所用的采樣保持電路。1964年，貝爾實(shí)驗室的Gray和Kitsopolos發(fā)表了最早對固態(tài)采樣保持器產(chǎn)生的誤差進(jìn)行分析的文章之一（參考文獻3）。貝爾實(shí)驗室的Edson和Henning描述了在一個(gè)224 Mbps PCM系統上進(jìn)行實(shí)驗的結果，該系統包括一個(gè)9位ADC和一個(gè)配套的12 MSPS采樣保持器。參考文獻4、5和6是1960年代和1970年代早期采樣保持電路研究成果的代表之作。 1969年，ADI公司新收購的Pastoriza部門(mén)率先推出商用采樣保持器SHA1和SHA2。電路在PC板上實(shí)現，SHA1的0.01%采集時(shí)間為2 μs，功耗0.9 W，成本約為$225；SHA2速度更快，0.01%采集時(shí)間為200 ns，功耗1.7 W，成本約為$400。兩款器件專(zhuān)門(mén)配合同樣在PC板上實(shí)現的12位逐次逼近型ADC工作。 模塊化和混合技術(shù)迅速淘汰了PC板采樣保持器，而隨著(zhù)IC ADC的上市，如工業(yè)標準AD574等，對采樣保持器的需求漸增。上世紀70年代和80年代早期，系統設計師購買(mǎi)獨立的采樣保持器來(lái)驅動(dòng)此類(lèi)ADC是相當普遍的現象，因為當時(shí)的工藝技術(shù)還無(wú)法將它們集成在同一芯片上。IC SHA，如AD582 （0.01%采集時(shí)間為4 μs）、AD583 （0.01%采集時(shí)間為6 μs）和AD585 （14位精度的采集時(shí)間為3 μs）等，服務(wù)于上世紀70年代和80年代的低速市場(chǎng)。 混合SHA，如HTS-0025（0.1%采集時(shí)間為25 ns）、HTC-0300（0.01%采集時(shí)間為200 ns）和AD386（16位精度的采集時(shí)間為25 μs）等，則服務(wù)于高速高端市場(chǎng)。到1995年，ADI公司針對各種應用推出了大約20款采樣保持產(chǎn)品，包括下列高速I(mǎi)C：AD9100/AD9101（0.01%采集時(shí)間為10 ns）、AD684 （四通道、0.01%采集時(shí)間為1 μs）和AD783 （0.01%采集時(shí)間為250 ns）。 然而，同時(shí)期的ADC技術(shù)迅猛發(fā)展，許多ADC都已內置SHA（即采樣ADC），因而更容易指定，當然也更容易使用。新工藝的開(kāi)發(fā)，包括高速互補雙極性工藝和先進(jìn)的CMOS工藝，使得集成SHA功能成為可能。事實(shí)上，現在（2003年）采樣ADC已經(jīng)非常普及并大受歡迎，很少有人需要獨立的SHA。 除了尺寸更小、成本更低和外部元件更少等明顯的優(yōu)勢以外，采樣ADC還有一個(gè)重要優(yōu)勢，那就是整體直流和交流性能已完全明確，設計人員不必像對待分立ADC與分立SHA的組合那樣需要確保不存在規格、接口或時(shí)序問(wèn)題。當考慮SFDR和SNR等動(dòng)態(tài)特性時(shí)，這一優(yōu)勢尤為可貴。 SHA絕大部分時(shí)候是與ADC一起使用，但偶爾也會(huì )用于DAC限變器、峰值檢波器、模擬延遲電路、同步采樣系統和數據分配系統。 SHA基本工作原理 無(wú)論SHA的電路細節或類(lèi)型如何，所有此類(lèi)器件都包括四個(gè)主要部分：輸入放大器、能量存儲元件（電容）、輸出緩沖器和開(kāi)關(guān)電路，如圖1的典型配置所示。 
圖1：基本采樣保持電路 SHA的核心——能量存儲元件是電容。輸入放大器緩沖輸入，向信號源提供高阻抗，并提供電流增益來(lái)給保持電容充電。在跟蹤模式下，保持電容上的電壓跟隨（或跟蹤）輸入信號（有一定的延遲和帶寬限制）。在保持模式下，開(kāi)關(guān)斷開(kāi)，電容保持與輸入緩沖器斷開(kāi)連接之前的電壓。輸出緩沖器向保持電容提供高阻抗，防止保持電壓過(guò)早放電。開(kāi)關(guān)電路及其驅動(dòng)器構成SHA交替處于跟蹤和保持模式的切換機制。 描述SHA基本操作的規格有四組：跟蹤模式、跟蹤轉保持、保持模式、保持轉跟蹤。圖2總結了這些規格，圖3以圖解方式顯示了SHA的一些誤差源。由于每種模式同時(shí)涉及到直流和交流性能，因此要正確指定SHA并了解其在系統中的操作是一件很復雜的事情。
圖2：采樣保持器規格
圖3：采樣保持器的一些誤差源 跟蹤模式規格 在采樣（或跟蹤）模式下，SHA只是一個(gè)放大器，因此這種模式下的靜態(tài)和動(dòng)態(tài)特性與任何其它放大器相似。（在跟蹤模式下性能下降的SHA一般僅指定保持模式下的特性。）跟蹤模式下的主要規格包括：失調、增益、非線(xiàn)性、帶寬、壓擺率、建立時(shí)間、失真和噪聲。然而，失真和噪聲在跟蹤模式下一般不如在保持模式下重要。 跟蹤轉保持模式規格 當SHA從跟蹤切換到保持時(shí)，由于開(kāi)關(guān)的非理想特性，一般會(huì )有少量電荷釋放在保持電容上。這會(huì )導致保持模式直流失調電壓，稱(chēng)為基底誤差，如圖4所示。如果SHA驅動(dòng)ADC，基底誤差表現為直流失調電壓，可以通過(guò)系統校準予以消除。如果基底誤差與輸入信號電平相關(guān)，則由此產(chǎn)生的非線(xiàn)性會(huì )增加保持模式下的失真。 通過(guò)提高保持電容的值，相應地延長(cháng)采集時(shí)間并降低帶寬和壓擺率，可以減小基底誤差。 從跟蹤切換到保持會(huì )產(chǎn)生瞬變，SHA輸出建立到額定誤差帶范圍以?xún)人璧臅r(shí)間稱(chēng)為保持模式建立時(shí)間。偶爾也會(huì )規定開(kāi)關(guān)瞬變的峰值幅度。
圖4：跟蹤轉保持模式的基底、瞬變和建立時(shí)間誤差 在SHA的技術(shù)規格中，容易誤解、經(jīng)常濫用的可能是那些包含孔徑的規格。SHA最基本的動(dòng)態(tài)特性是它能夠快速斷開(kāi)保持電容與輸入緩沖放大器的連接，這一動(dòng)作所需的極短（但非零）時(shí)間間隔稱(chēng)為孔徑時(shí)間。SHA內部時(shí)序的各種相關(guān)量如圖5所示。
圖5：說(shuō)明內部時(shí)序的SHA電路 此間隔結束時(shí)保持電壓的實(shí)際值取決于輸入信號和開(kāi)關(guān)操作本身引入的誤差。圖6顯示對一個(gè)任意斜率的輸入信號應用保持命令時(shí)的情況（為清楚起見(jiàn)，忽略采樣轉保持基底和開(kāi)關(guān)瞬變）。最終保持的值是輸入信號的延遲版本，并且是開(kāi)關(guān)孔徑時(shí)間范圍內的平均值，如圖6所示。該一階模型假設，保持電容上的最終電壓值約等于應用于開(kāi)關(guān)的信號在開(kāi)關(guān)從低阻抗變?yōu)楦咦杩沟臅r(shí)間間隔(ta)內的平均值。
圖6：SHA波形 該模型顯示，開(kāi)關(guān)斷開(kāi)所需的有限時(shí)間(ta)相當于在驅動(dòng)SHA的采樣時(shí)鐘中引入一個(gè)小延遲。此延遲為常數，可以是正值，也可以是負值，稱(chēng)它為有效孔徑延遲時(shí)間、孔徑延遲時(shí)間或孔徑延遲(te)，定義為前端緩沖器的模擬傳播延遲(tda)與開(kāi)關(guān)驅動(dòng)器數字延遲(tdd)的時(shí)間差加上孔徑時(shí)間的一半(ta/2)。有效孔徑延遲時(shí)間通常為正值，但如果孔徑時(shí)間的一半(ta/2)與開(kāi)關(guān)數字延遲(tdd)之和小于通過(guò)輸入緩沖器的傳播延遲(tda)，則它也可以是負值。因此，孔徑延遲規格確定了輸入信號相對于采樣時(shí)鐘沿的實(shí)際采樣時(shí)間。 孔徑延遲時(shí)間可以通過(guò)如下方法來(lái)測量：對SHA應用一個(gè)雙極性正弦波信號，然后調整同步采樣時(shí)鐘延遲時(shí)間，使得SHA的輸出在保持期間為0，輸入采樣時(shí)鐘沿與輸入正弦波實(shí)際零交越點(diǎn)之間的相對延遲即為孔徑延遲時(shí)間，如圖7所示。
圖7：有效孔徑延遲時(shí)間 孔徑延遲不產(chǎn)生誤差，但會(huì )在采樣時(shí)鐘輸入或模擬輸入（取決于其符號）中起固定延遲作用。如果孔徑延遲中存在樣本間變化（孔徑抖動(dòng)），則會(huì )產(chǎn)生相應的電壓誤差，如圖8所示。在開(kāi)關(guān)斷開(kāi)的時(shí)刻，這種樣本間變化稱(chēng)為孔徑不確定性或孔徑抖動(dòng)，通常用均方根皮秒(ps rms)來(lái)衡量。相應輸出誤差的幅度與模擬輸入的變化速率有關(guān)。針對既定的孔徑抖動(dòng)值，孔徑抖動(dòng)誤差隨著(zhù)輸入dv/dt提高而提高。
圖8：孔徑或采樣時(shí)鐘抖動(dòng)對SHA輸出的影響 測量SHA的孔徑抖動(dòng)誤差需要無(wú)抖動(dòng)的采樣時(shí)鐘和模擬輸入信號源，因為這些信號上的抖動(dòng)無(wú)法與SHA孔徑抖動(dòng)本身區別開(kāi)來(lái)，抖動(dòng)的影響是相同的。事實(shí)上，系統中的最大時(shí)序抖動(dòng)誤差源往往在SHA（或采樣ADC）之外，由于高噪聲或不穩定的時(shí)鐘、信號布線(xiàn)不當以及沒(méi)有采用良好的接地和去耦技術(shù)而導致。SHA孔徑抖動(dòng)一般小于50 ps rms，高速器件則小于5 ps rms。關(guān)于測量ADC孔徑抖動(dòng)的詳細說(shuō)明，請參閱參考文獻11的第5章。 圖9顯示了總采樣時(shí)鐘抖動(dòng)對數據采樣系統信噪比(SNR)的影響�？偩礁秳�(dòng)由多個(gè)部分組成，實(shí)際SHA孔徑抖動(dòng)常常是最不重要的一個(gè)部分。
圖9：采樣時(shí)鐘抖動(dòng)對SNR的影響 保持模式規格 在保持模式下，保持電容、開(kāi)關(guān)和輸出放大器的缺陷會(huì )引起誤差。如果有漏電流流入或流出保持電容，電容會(huì )緩慢充電或放電，其電壓將發(fā)生圖10所示的變化，這種效應稱(chēng)為SHA輸出電壓下降，用V/μs表示。壓降可能由污穢PC板的泄漏（使用外部電容時(shí)）或易泄漏的電容引起，但最常見(jiàn)的原因是半導體開(kāi)關(guān)的漏電流和輸出緩沖放大器的偏置電流�？梢越邮艿膲航抵凳牵涸谒寗�(dòng)的ADC轉換期間，SHA的輸出變化幅度不超過(guò)½ LSB；但該值高度依賴(lài)于A(yíng)DC架構。如果壓降是由反偏結（CMOS開(kāi)關(guān)或FET放大器柵極）的漏電流引起，則芯片溫度每升高10°C，它就會(huì )提高一倍，這意味著(zhù)從+25°C到+125°C，壓降會(huì )提高1000倍。 通過(guò)提高保持電容的值可以降低壓降，但這也會(huì )延長(cháng)采集時(shí)間并降低跟蹤模式下的帶寬。在作為ADC一部分的現代IC采樣保持電路中，常常利用差分技術(shù)來(lái)減小壓降效應。
圖10：保持模式壓降 當SHA使用小保持電容時(shí)，即使很小的漏電流也可能引起嚴重的壓降。PCB的漏電流可以通過(guò)巧妙地使用保護環(huán)而最小化。保護環(huán)是一個(gè)由導體構成的環(huán)，它包圍一個(gè)敏感節點(diǎn)并處于等電位。由于其間沒(méi)有電壓，因此不會(huì )有漏電流流動(dòng)。在同相應用中，如圖11所示，必須將保護環(huán)驅動(dòng)到正確的電位，但虛地上的保護環(huán)可以處于實(shí)際的地電位（圖12）。PCB材料的表面電阻遠低于其體電阻，因此PCB兩端必須都放上保護環(huán)；在多層板上，所有層都應當有保護環(huán)。
圖11：用與保持電容相同的電壓驅動(dòng)防護罩以降低電路板泄漏
圖12：在虛地SHA設計上使用防護罩 SHA保持電容的泄漏必須很低，但還有一個(gè)特性也同樣重要，這就是“低電介質(zhì)吸收”。如果一個(gè)電容充電、放電然后開(kāi)路，它會(huì )恢復一些電荷，如圖13所示。這種現象稱(chēng)為“電介質(zhì)吸收”，它會(huì )導致上一個(gè)樣本的殘余部分污染新樣本，并且可能引入數十甚至數百mV的隨機誤差，因此可能會(huì )使SHA的性能?chē)乐亟档汀?br />
圖13：電介質(zhì)吸收 不同的電容材料具有不同的電介質(zhì)吸收量，電介質(zhì)電容最糟糕（泄漏也很高），某些高K陶瓷電容也很差，但云母、聚苯乙烯和聚丙烯電容一般較好。遺憾的是，產(chǎn)品批次不同，電介質(zhì)吸收也會(huì )有所不同，有時(shí)連聚苯乙烯和聚丙烯電容也可能受批次影響。因此，購買(mǎi)用于SHA應用的電容時(shí)，增加30-50%的預算是明智的，并且應當購買(mǎi)制造商保證它具有低電介質(zhì)吸收的器件，而不是購買(mǎi)一般認為它具有這種特性的某類(lèi)電容。 SHA的雜散電容可能會(huì )讓少量交流輸入在保持期間耦合到輸出，這種效應稱(chēng)為饋通，取決于輸入頻率和幅度。如果饋通到SHA輸出的信號幅度大于½ LSB，ADC就會(huì )發(fā)生轉換錯誤。 許多SHA中，失真僅在跟蹤模式下規定。跟蹤模式失真常常遠優(yōu)于保持模式失真。跟蹤模式失真不包括開(kāi)關(guān)網(wǎng)絡(luò )引起的非線(xiàn)性，當驅動(dòng)ADC時(shí)，可能無(wú)法反映SHA的性能�，F代SHA，特別是高速SHA，通常規定兩種模式下的失真。跟蹤模式失真可以利用模擬頻譜分析儀測量，但保持模式失真應當利用圖14所示的數字技術(shù)進(jìn)行測量。將一個(gè)頻譜純凈的正弦波應用于SHA，一個(gè)低失真高速ADC在保持時(shí)間快要結束時(shí)對SHA輸出進(jìn)行數字化。然后對ADC輸出執行FFT分析，并計算失真成分。
圖14：測量保持模式失真 在跟蹤模式下，SHA噪聲的規定和測量與放大器相似。峰峰值保持模式噪聲利用示波器測量，然后除以6.6轉換成均方根值。保持模式噪聲可以用頻譜密度(nV/√Hz)來(lái)表示，或者用額定帶寬內的均方根值來(lái)表示。除非另有說(shuō)明，保持模式噪聲必須與跟蹤模式噪聲合并以得出總輸出噪聲。有些SHA規定的是總輸出保持模式噪聲，其中包括跟蹤模式噪聲。 保持轉跟蹤模式規格 當SHA從保持切換到跟蹤時(shí)，它必須重新獲取輸入信號（輸入信號在保持模式期間可能已經(jīng)發(fā)生滿(mǎn)量程躍遷）。獲取時(shí)間是指SHA從保持切換到跟蹤時(shí)，重新獲取信號并達到目標精度所需的時(shí)間間隔。該時(shí)間間隔開(kāi)始于采樣時(shí)鐘沿的50%點(diǎn)，結束于SHA輸出電壓落在額定誤差帶以?xún)葧r(shí)（通常規定0.1%和0.01%時(shí)間）。某些SHA還規定相對于保持電容電壓的獲取時(shí)間，而忽略輸出緩沖器的延遲和建立時(shí)間。保持電容獲取時(shí)間規格適用于高速應用，在這種應用中，必須為保持模式分配可能的最長(cháng)時(shí)間。當然，輸出緩沖器建立時(shí)間必須顯著(zhù)小于保持時(shí)間。 獲取時(shí)間可以利用現代數字采樣示波器(DSO)或數字熒光示波器(DPO)直接測量，這些示波器對大過(guò)驅不敏感。 SHA架構 像運算放大器一樣，SHA架構有許多種，我們將討論最常見(jiàn)的幾種架構。最簡(jiǎn)單的SHA結構如圖15所示。輸入信號由放大器緩沖，然后施加于開(kāi)關(guān)。輸入緩沖器可以是開(kāi)環(huán)或閉環(huán)，可以提供或不提供增益。開(kāi)關(guān)可以是CMOS、FET或雙極性（使用二極管或晶體管），由開(kāi)關(guān)驅動(dòng)器電路控制。保持電容上的信號由輸出放大器緩沖。有時(shí)將這種架構稱(chēng)為開(kāi)環(huán)架構，因為開(kāi)關(guān)不在反饋環(huán)路之內。注意，全部信號電壓均施加于開(kāi)關(guān)，因此它必須具有出色的共模特性。
圖15：開(kāi)環(huán)SHA架構 圖16顯示了這種架構的一個(gè)實(shí)現方案，其中開(kāi)關(guān)使用簡(jiǎn)單的二極管橋。在跟蹤模式下，電流流經(jīng)二極管橋D1、D2、D3和D4。對于快速壓擺的輸入信號，保持電容通過(guò)電流I充電和放電。因此，保持電容的最大壓擺率等于I/CH。使電橋驅動(dòng)電流反向會(huì )導致電橋反向偏置，從而將電路置于保持模式。利用保持輸出信號自舉關(guān)閉脈沖可以使共模失真誤差最小，這對于該電路至關(guān)重要。反偏電橋電壓等于D5和D6的正向壓降加上串聯(lián)電阻R1和R2上的壓降。該電路速度非�？�，特別是如果輸入和輸出緩沖器為開(kāi)環(huán)跟隨器，并且二極管為肖特基二極管。關(guān)閉脈沖可以利用高頻脈沖變壓器或電流開(kāi)關(guān)產(chǎn)生，如圖17所示。該電路可以在任何采樣速率下使用，因為二極管開(kāi)關(guān)脈沖直接耦合到電橋。自上世紀60年代中期起，這種電路的不同形式就已用于高速PC板、模塊式、混合和IC SHA。
圖16：使用二極管橋開(kāi)關(guān)的開(kāi)環(huán)SHA
圖17：開(kāi)環(huán)SHA實(shí)現方案 圖18所示的SHA電路是經(jīng)典的閉環(huán)設計，已被許多CMOS采樣ADC采用。由于開(kāi)關(guān)始終在虛地工作，因此開(kāi)關(guān)上不存在共模信號。
圖18：基于反相積分器的閉環(huán)SHA，在求和點(diǎn)切換 開(kāi)關(guān)S2是必需的，用以保持恒定的輸入阻抗，防止輸入信號在保持期間耦合到輸出端。在跟蹤模式下，SHA的傳遞特性由運算放大器決定，開(kāi)關(guān)不會(huì )引入直流誤差，因為開(kāi)關(guān)位于反饋環(huán)路之內。利用圖19所示的差分開(kāi)關(guān)技術(shù)，可以將電荷注入的影響降至最小。
圖19：差分開(kāi)關(guān)減少電荷注入 IC ADC的內置SHA電路 CMOS ADC由于低功耗和低成本而頗受歡迎。使用差分采樣保持器的典型CMOS ADC的等效輸入電路如圖20所示。圖中開(kāi)關(guān)顯示為跟蹤模式，但應注意，它們以采樣頻率斷開(kāi)和閉合。16 pF電容代表開(kāi)關(guān)S1和S2的有效電容以及雜散輸入電容。CS電容(4 pF)是采樣電容，CH電容是保持電容。雖然輸入電路完全是差分式，但該ADC結構既可以單端方式驅動(dòng)，也可以差分方式驅動(dòng)。然而，使用差分變壓器或差分運放驅動(dòng)一般可以獲得最佳性能。
圖20：典型開(kāi)關(guān)電容CMOS 采樣保持器的簡(jiǎn)化輸入電路 在跟蹤模式下，差分輸入電壓施加于CS電容。當電路進(jìn)入保持模式時(shí)，采樣電容上的電壓轉移到CH保持電容上，由放大器A緩沖（開(kāi)關(guān)由適當的采樣時(shí)鐘相位控制）。當SHA返回跟蹤模式時(shí)，輸入源必須將CS上的電壓充電或放電到新的輸入電壓。CS的這種充電和放電動(dòng)作（求一定時(shí)間內的平均值，以給定的采樣頻率fs進(jìn)行），使輸入阻抗呈現為一個(gè)有利的阻性元件。然而，如果在采樣周期(1/fs)內分析該動(dòng)作，輸入阻抗將是動(dòng)態(tài)的，必須考慮輸入驅動(dòng)源的一些注意事項。 輸入阻抗的阻性部分可以通過(guò)計算CH從輸入驅動(dòng)源獲取的平均電荷而算出�？梢钥闯�，如果在開(kāi)關(guān)S1和S2打開(kāi)之前讓CS完全充電至輸入電壓，那么進(jìn)入輸入端的平均電流就像是在輸入端之間連接了一個(gè)等于1/(CSfS)的電阻。由于CS僅為數pF，因此當fS = 10 MSPS時(shí)，阻性部分通常大于數kΩ。 圖21顯示了1995年推出的12位41 MSPS ADC AD9042 采用的輸入SHA的簡(jiǎn)化電路（參考文獻7）。 AD9042采用高速互補雙極性工藝(XFCB)制造。電路包括兩個(gè)獨立的并聯(lián)SHA，構成全差分工作方式，圖中僅顯示了一半電路。全差分工作方式可以減小下降率引起的誤差，同時(shí)還能降低二階失真。在跟蹤模式下，晶體管Q1和Q2提供單位增益緩沖。當電路被置于保持模式時(shí)，Q2的基極電壓被拉至負值，直到被二極管D1箝位。片內保持電容CH的標稱(chēng)值為6 pF。Q3與CF一起提供輸出電流自舉功能，并減小Q2的VBE變化，進(jìn)而降低三階信號失真。20 MHz時(shí)，跟蹤模式THD通常為–93 dB。在時(shí)域中，12位精度的滿(mǎn)量程獲取時(shí)間為8 ns。在保持模式下，Q3和A = 1緩沖器的電壓自舉動(dòng)作與Q2的低饋通寄生效應一起，使信號相關(guān)的基底變化最小化。12位精度的保持模式建立時(shí)間為5 ns。在50 MSPS時(shí)鐘速率和20 MHz輸入信號下，保持模式THD為–90 dB。
圖21：1995年推出的12位41 MSPS ADC AD9042采用的SHA 圖22所示為近年推出的14位105 MSPS ADC AD6645中使用的差分SHA一半電路的原理示意圖（參考文獻9詳細描述了該ADC，包括SHA）。在跟蹤模式下，Q1、Q2、Q3和Q4形成一個(gè)互補射極跟隨器緩沖器，驅動(dòng)保持電容CH。在保持模式下，Q3和Q4的基極極性反轉，箝位在低阻抗，從而關(guān)閉Q1、Q2、Q3和Q4，導致輸入端信號與保持電容之間產(chǎn)生雙重隔離。如前所述，箝位電壓由保持輸出電壓自舉，以便最大程度地減小非線(xiàn)性效應。 跟蹤模式線(xiàn)性度主要取決于CH充電時(shí)Q3和Q4的VBE調制。保持模式線(xiàn)性度取決于跟蹤模式線(xiàn)性度和跟蹤轉保持時(shí)的非線(xiàn)性誤差，引起該非線(xiàn)性誤差的原因是Q3和Q4的基極電壓切換不平衡，以及由此導致的Q3和Q4關(guān)閉時(shí)通過(guò)其基極-射極結注入的電荷不平衡。
圖22：2000年推出的14位105 MSPS ADC AD6645采用的SHA SHA應用 目前來(lái)說(shuō)，SHA的最大應用是驅動(dòng)ADC。大多數用于信號處理的現代ADC都是采樣ADC，內置針對轉換器設計而優(yōu)化的SHA。采樣ADC的直流和交流性能均是完全明確的，只要有可能，就應當取代分立式SHA/ADC組合。僅在極少的情況下，特別是那些要求寬動(dòng)態(tài)范圍和低失真的應用，使用分立組合可能是有利的。 圖23顯示了一個(gè)類(lèi)似的應用，它利用低失真SHA來(lái)降低代碼相關(guān)DAC毛刺的影響。就在要將新數據鎖存至DAC之前，將SHA置于保持模式，從而將DAC開(kāi)關(guān)毛刺與輸出隔離。SHA產(chǎn)生的開(kāi)關(guān)瞬變與代碼無(wú)關(guān)，并且以更新頻率出現，因此很容易予以濾除。這種技術(shù)在低頻時(shí)可能有用，可以改善DAC的失真性能，但對于專(zhuān)門(mén)為DDS應用而設計、更新速率為數百MHz的高速低毛刺低失真DAC，價(jià)值則不大。
圖23：SHA用作DAC限變器 在同步采樣系統中，與每通道使用一個(gè)ADC的方案相比，使用多個(gè)SHA、一個(gè)模擬多路復用器和單個(gè)ADC的方案往往更具經(jīng)濟性（圖24）。同樣，在數據分配系統中，可以使用多個(gè)SHA將單個(gè)DAC的順序輸出路由到多個(gè)通道，如圖25所示，但這種做法不太普遍，因為使用多個(gè)DAC的方案通常更好。
圖24：使用多個(gè) SHA和單個(gè)ADC的同步采樣
圖25：使用多個(gè)SHA和單個(gè)DAC的數據分配系統 SHA的最后一個(gè)應用如圖26所示：在一個(gè)數據采樣系統中，多個(gè)SHA級聯(lián)起來(lái)以產(chǎn)生模擬延遲。在SHA 1的保持間隔時(shí)間快要結束之前，SHA 2被置于保持模式。因此，總流水線(xiàn)延遲時(shí)間大于采樣周期T。這種技術(shù)常常用于多級流水線(xiàn)式分級ADC中，以提供連續多級的轉換延遲。在流水線(xiàn)式ADC中，50%占空比的采樣時(shí)鐘很普遍，因而可以利用交替的時(shí)鐘相位來(lái)驅動(dòng)流水線(xiàn)中的各SHA（流水線(xiàn)式ADC詳見(jiàn)教程MT-024）。
圖26：用于產(chǎn)生模擬流水線(xiàn)延遲的SHA |
