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來(lái)源：Digi-Key 在設計服務(wù)器、存儲系統和網(wǎng)絡(luò )或嵌入式工業(yè)系統時(shí)，精確定時(shí)對于支持以太網(wǎng)和外設快速互連標準 (PCIe) 通信至關(guān)重要，并且可能會(huì )帶來(lái)挑戰。這不僅僅是要添加一條以太網(wǎng)或一條 PCIe 總線(xiàn)的問(wèn)題。典型的設計可能包含多條總線(xiàn)，所有這些總線(xiàn)都需要最小抖動(dòng)的精確定時(shí)支持。典型的系統需要混用不同的通信總線(xiàn)，這些總線(xiàn)在各種頻率下運行，最高可達 650 MHz。 因此，您需要盡可能少占用印刷電路板 (pc) 空間的解決方案。此外，以太網(wǎng)與 PCIe 的定時(shí)需求各異，這增加了設計難度。為了滿(mǎn)足這些需求，您可以使用緊湊型可編程時(shí)鐘發(fā)生器 IC，這類(lèi) IC 可以同時(shí)為以太網(wǎng)和 PCIe 總線(xiàn)提供多達 12 個(gè)參考時(shí)鐘。 這篇博客簡(jiǎn)要介紹了以太網(wǎng)和 PCIe 總線(xiàn)的部分定時(shí)需求，然后展示了來(lái)自 Renesas 的緊湊型可編程時(shí)鐘發(fā)生器解決方案，該解決方案能同時(shí)滿(mǎn)足多條 PCIe 和以太網(wǎng)總線(xiàn)的需求。此外，博客中還介紹了可加速開(kāi)發(fā)服務(wù)器、存儲系統和網(wǎng)絡(luò )或嵌入式工業(yè)系統中所用定時(shí)電路的評估板。 控制抖動(dòng)和最大限度地減少 EMI PCIe 和以太網(wǎng)具有不同的用途。PCIe 應用包括 PC 板上的芯片到芯片通信和擴展卡連接，而以太網(wǎng)則用于局域網(wǎng) (LAN)、存儲區域網(wǎng)絡(luò ) (SAN) 和類(lèi)似應用。不同的操作環(huán)境對定時(shí)電路的需求各不相同。 抖動(dòng)衰減在以太網(wǎng)網(wǎng)絡(luò )中至關(guān)重要。例如，在頻率高達 650 MHz 的高速以太網(wǎng)中，均方根 (RMS) 相位抖動(dòng)的上限需為 150 fs，方可確保信號完整性、低傳播延遲，以及可預測的行為。 除了控制抖動(dòng)外，PCIe 總線(xiàn)還受益于擴頻調制的使用，此功能可將抖動(dòng)能量分散至更寬頻率，從而最大限度地減少電磁干擾 (EMI)�？刂� EMI 意味著(zhù)對 PC 板的屏蔽要求降低，這可縮減系統成本并加快系統集成。Renesas VersaClock 發(fā)生器讓您可以控制擴頻調制量，以?xún)?yōu)化特定應用所需的成本性能權衡。 用更少空間做更多事 基于 Renesas VersaClock 發(fā)生器的集成定時(shí)解決方案有助于在更少的 PC 板空間內做更多事。這種解決方案配備 8 個(gè)或 12 個(gè)獨立時(shí)鐘，并且具有以下特性（圖 1）： · 相位抖動(dòng)：169 fs RMS（10 kHz-20 MHz，156.25 MHz） · PCIe Gen6 公共時(shí)鐘 (CC) 27 fs RMS · 支持 PCIe 單獨參考獨立擴頻 (SRIS) 和單獨參考無(wú)擴頻 (SRNS) 操作 · 1 kHz 到 650 MHz 低壓差分信號 (LVDS) 和低功耗高速電流導引邏輯 (LP-HCSL) 輸出 
圖 1：VersaClock 可編程時(shí)鐘發(fā)生器可支持多達 8 個(gè)時(shí)鐘（右側的“008A”列）或 12 個(gè)時(shí)鐘（“012A”列）。（圖片來(lái)源：Renesas） 采用 5 個(gè)獨立時(shí)鐘構建定時(shí)解決方案的傳統方法需要一個(gè)共用晶體振蕩器電路（占用約 3 x 3 mm 的電路板空間），以及 4 個(gè)子振蕩器（每個(gè)約占用 5 x 3 mm 的空間）�；蛘�，您可以使用單個(gè) VersaClock IC，如僅占據 5 x 5 mm 空間的 RC21008A。同樣的 IC 可以支持多達 8 個(gè)時(shí)鐘輸出，進(jìn)一步減少了板空間、元器件數和成本。下方展示了 RC21008A 的關(guān)鍵特性，以及來(lái)自 VersaClock 7 系列的兩款其他 IC：RC21008AQ 和 RC21012A（表 1）。
表 1：VersaClock 7 系列中 3 個(gè)時(shí)鐘發(fā)生器的關(guān)鍵特性；“*”表示輸出可配置為差分或 LVCMOS。（表來(lái)源：Renesas） 衰減抖動(dòng) RC31008A、RC31008AQ 和 RC31012A 可編程抖動(dòng)衰減器具有網(wǎng)絡(luò )同步功能，包括用于轉換器同步的 JEDEC JESD204B/C 接口，支持 AC 或 DC 耦合的單端或差分輸出，以及支持用于網(wǎng)絡(luò )同步的同步以太網(wǎng) (SyncE)。與 VersaClock 時(shí)鐘發(fā)生器 IC 類(lèi)似，這些抖動(dòng)衰減器提供 8 個(gè)或 12 個(gè)輸出，可以減少解決方案的尺寸和成本（表 2）。
表 2：VersaClock 7 系列中的抖動(dòng)衰減器，“*”表示可配置為差分或 LVCMOS 的輸出數。（表數據：Renesas） 評估板 為了加速您的開(kāi)發(fā)活動(dòng)，Renesas 提供了一系列評估板 (EVB)，其中包括分別用于 8 輸出和 12 輸出時(shí)鐘發(fā)生器設計的 RC21008-EVB（圖 2）和 RC21012-EVB，以及分別用于 8 輸出和 12 輸出抖動(dòng)衰減器的 RC31008-EVB 和 RC31012-EVB 評估板。這些評估板可以支持在合成器模式下生成時(shí)鐘，以符合 PCIe 標準并實(shí)現擴頻性能，它們還支持抖動(dòng)衰減模式。在差分模式下，這些評估板支持的參考輸入頻率范圍為 1 kHz 到 650 MHz；在單端模式下則為 1 kHz 到 200 MHz。它們的典型功率耗散低于 1 W，抖動(dòng)規格為： · 150 fs RMS 相位抖動(dòng)（12kHz–20MHz，整數） · 200 fs RMS 相位抖動(dòng)（12kHz–20MHz，分數）
圖 2：適用于 VersaClock 7 系列的 RC21008-EVB 等評估板支持開(kāi)發(fā) 8 輸出解決方案。（圖片來(lái)源：Renesas） 結語(yǔ) 綜上所述，來(lái)自 Renesas 的 VersaClock 時(shí)鐘發(fā)生器和抖動(dòng)衰減器可用于為各種數據處理和工業(yè)應用中的 PCIe 和以太網(wǎng)總線(xiàn)開(kāi)發(fā)高性能、低成本的緊湊型定時(shí)解決方案。為了幫助您啟動(dòng)工作，廠(chǎng)家提供了評估板來(lái)加快開(kāi)發(fā)進(jìn)程并縮短上市所需時(shí)間。 |
