|
隨著(zhù)電子工藝技術(shù)的日新月異，現在的ASIC電路的規模越來(lái)越大，速度越來(lái)越快。動(dòng)輒上百萬(wàn)門(mén)的電路使得測試成本在芯片總成本中占有越來(lái)越大的比重。如何在保持高測試質(zhì)量的同時(shí)降低測試成本逐漸成為ASIC 成功與否的指標之一。 從ATPG的角度來(lái)看，降低測試成本有兩個(gè)主要方法： 1.降低測試向量總長(cháng)度；2.使用盡量低端的測試機臺完成測試任務(wù)。 本文將會(huì )就一個(gè)投片成功，通過(guò)質(zhì)量測試的芯片為例，分享使用Mentor/TestKompress來(lái)降低測試成本的方法。 下載全文： 
EECOL_2008MAY13_TPA_TA_21.pdf
(312.13 KB)
|
