與泛林一同探索先進(jìn)節點(diǎn)上線(xiàn)邊緣粗糙度控制的重要性
作者： Coventor（泛林集團旗下公司）半導體工藝與整合團隊成員Yu De Chen 原文鏈接： https://www.coventor.com/blog/ho ... -at-advanced-nodes/ 介紹 由后段制程(BEOL)金屬線(xiàn)寄生電阻電容(RC)造成的延遲已成為限制先進(jìn)節點(diǎn)芯片性能的主要因素[1]。減小金屬線(xiàn)間距需要更窄的線(xiàn)關(guān)鍵尺寸(CD)和線(xiàn)間隔，這會(huì )導致更高的金屬線(xiàn)電阻和線(xiàn)間電容。圖1對此進(jìn)行了示意，模擬了不同后段制程金屬的線(xiàn)電阻和線(xiàn)關(guān)鍵尺寸之間的關(guān)系。即使沒(méi)有線(xiàn)邊緣粗糙度(LER)，該圖也顯示電阻會(huì )隨著(zhù)線(xiàn)寬縮小呈指數級增長(cháng)[2]。為緩解此問(wèn)題，需要在更小的節點(diǎn)上對金屬線(xiàn)關(guān)鍵尺寸進(jìn)行優(yōu)化并選擇合適的金屬材料。 除此之外，線(xiàn)邊緣粗糙度也是影響電子表面散射和金屬線(xiàn)電阻率的重要因素。圖1(b)是典邏輯5nm后段制程M2線(xiàn)的掃描電鏡照片，可以看到明顯的邊緣粗糙度。最近，我們使用虛擬工藝建模，通過(guò)改變粗糙度振幅(RMS)、相關(guān)長(cháng)度、所用材料和金屬線(xiàn)關(guān)鍵尺寸，研究了線(xiàn)邊緣粗糙度對線(xiàn)電阻的影響。
圖1：(a) 線(xiàn)電阻與線(xiàn)關(guān)鍵尺寸的關(guān)系；(b) 5nm M2的掃描電鏡俯視圖（圖片來(lái)源：TechInsights） 實(shí)驗設計與執行 在晶圓廠(chǎng)里，通過(guò)改變線(xiàn)關(guān)鍵尺寸和金屬來(lái)進(jìn)行線(xiàn)邊緣粗糙度變化實(shí)驗很困難，也需要花費很多時(shí)間和金錢(qián)。由于光刻和刻蝕工藝的變化和限制，在硅晶圓上控制線(xiàn)邊緣粗糙度也很困難。因此，虛擬制造也許是一個(gè)更直接和有效的方法，因為它可以“虛擬地”生成具有特定線(xiàn)邊緣粗糙度的金屬線(xiàn)結構，進(jìn)而計算出相應顯粗糙度條件下金屬的電阻率。 圖2(a)顯示了使用虛擬半導體建模平臺 (SEMulator3D®) 模擬金屬線(xiàn)邊緣粗糙度的版圖設計。圖2(b)和2(c)顯示了最終的虛擬制造結構及其模擬線(xiàn)邊緣粗糙度的俯視圖和橫截面圖。通過(guò)設置具體的粗糙度振幅(RMS)和相關(guān)長(cháng)度（噪聲頻率）值，可以在虛擬制造的光刻步驟中直接修改線(xiàn)邊緣粗糙度。圖2(d)顯示了不同線(xiàn)邊緣粗糙度條件的簡(jiǎn)單實(shí)驗。圖中不同RMS振幅和相關(guān)長(cháng)度設置條件下，金屬的線(xiàn)邊緣展示出了不同的粗糙度。這些數據由SEMulator3D的虛擬實(shí)驗仿真生成。為了系統地研究不同的關(guān)鍵尺寸和材料及線(xiàn)邊緣粗糙度對金屬線(xiàn)電阻的影響，使用了表1所示的實(shí)驗條件進(jìn)行結構建模，然后從相應結構中提取相應條件下的金屬線(xiàn)電阻。需要說(shuō)明的是，為了使實(shí)驗更為簡(jiǎn)單，模擬這些結構時(shí)沒(méi)有將內襯材料納入考慮。
圖2：(a) 版圖設計；(b) 生成的典型金屬線(xiàn)俯視圖；(c) 金屬線(xiàn)的橫截面圖；(d) 不同RMS和相關(guān)長(cháng)度下的線(xiàn)邊緣粗糙度狀態(tài) 表1: 實(shí)驗設計分割條件
實(shí)驗設計結果與分析 為了探究線(xiàn)邊緣粗糙度對金屬線(xiàn)電阻的影響，用表1所示條件完成了約1000次虛擬實(shí)驗設計。從這些實(shí)驗中，我們了解到： 1. 當相關(guān)長(cháng)度較小且存在高頻噪聲時(shí)，電阻受到線(xiàn)邊緣粗糙度的影響較大。 2. 線(xiàn)關(guān)鍵尺寸較小時(shí)，電阻受線(xiàn)邊緣粗糙度RMS振幅和相關(guān)長(cháng)度的影響。 3. 在所有線(xiàn)關(guān)鍵尺寸和線(xiàn)邊緣粗糙度條件下，應選擇特定的金屬來(lái)獲得最低的絕對電阻值。 結論 由于線(xiàn)邊緣粗糙度對較小金屬線(xiàn)關(guān)鍵尺寸下的電阻有較大影響，線(xiàn)邊緣粗糙度控制在先進(jìn)節點(diǎn)將變得越來(lái)越重要。在工藝建模分割實(shí)驗中，我們通過(guò)改變金屬線(xiàn)關(guān)鍵尺寸和金屬線(xiàn)材料研究了線(xiàn)邊緣粗糙度對金屬線(xiàn)電阻的影響。 在EUV（極紫外）光刻中，由于大多數EUV設備測試成本高且能量密度低，關(guān)鍵尺寸均勻性和線(xiàn)邊緣粗糙度可能會(huì )比較麻煩。在這種情況下，可能需要對光刻顯影進(jìn)行改進(jìn)，以盡量降低線(xiàn)邊緣粗糙度。這些修改可以進(jìn)行虛擬測試，以降低顯影成本。新的EUV光刻膠方法（例如泛林集團的干膜光刻膠技術(shù)）也可能有助于在較低的EUV曝光量下降低線(xiàn)邊緣粗糙度。 在先進(jìn)節點(diǎn)上，需要合適的金屬線(xiàn)材料選擇、關(guān)鍵尺寸優(yōu)化和光刻膠顯影改進(jìn)來(lái)減小線(xiàn)邊緣粗糙度，進(jìn)而減少由于電子表面散射引起的線(xiàn)電阻升高。未來(lái)的節點(diǎn)上可能還需要額外的線(xiàn)邊緣粗糙度改進(jìn)工藝（光刻后）來(lái)減少線(xiàn)邊緣粗糙度引起的電阻。 參考資料 [1] Chen, H. C., Fan, S. C., Lin, J. H., Cheng, Y. L., Jeng, S. P., & Wu, C. M. (2004). The impact of scaling on metal thickness for advanced back end of line interconnects. Thin solid films, 469, 487-490. [2] van der Veen, M. H., Heyler, N., Pedreira, O. V., Ciofi, I., Decoster, S., Gonzalez, V. V., … & Tőkei, Z. (2018, June). Damascene benchmark of Ru, Co and Cu in scaled dimensions. In 2018 IEEE International Interconnect Technology Conference (IITC) (pp. 172-174). IEEE. [3] Techinsights TSMC 5nm logic tear down report. [4] http://www.coventor.com/products/semulator3d |
