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來(lái)源：集微網(wǎng) 以ChatGPT為代表的AI應用蓬勃發(fā)展，對上游AI芯片算力提出了更高的要求。半導體大廠(chǎng)通過(guò)不斷提升制程工藝和擴大芯片面積，推出更高算力的芯片產(chǎn)品加以應對。研究顯示，當5nm芯片的面積達到200mm2以上，采用Chiplet方案成本將低于單顆SoC，同時(shí)也減少了因芯片面積增加而帶來(lái)的良率損失。除了成本和良率的優(yōu)勢，Chiplet技術(shù)還帶來(lái)了高速的Die to Die互連，使得芯片設計廠(chǎng)商可以將多顆芯粒集成在一塊芯片之中，實(shí)現算力上的大幅提升。對此，有越來(lái)越多廠(chǎng)商意識到，Chiplet將是AI芯片實(shí)現算力跨越的破局之道。 Chiplet為算力增長(cháng)賦能 Chiplet通常被翻譯為“芯�！被颉靶⌒酒�，通過(guò)將原來(lái)集成在一顆系統級單芯片中的多個(gè)單元分拆開(kāi)來(lái)，獨立成為多個(gè)具特定功能的芯粒，分開(kāi)制造后再通過(guò)先進(jìn)封裝技術(shù)將彼此互聯(lián)，最終集成封裝為一個(gè)系統芯片組。對此，芯和半導體聯(lián)合創(chuàng )始人、高級副總裁代文亮指出，Chiplet是先進(jìn)工藝制程逼近物理極限，芯片PPA（性能、功耗、尺寸）提升放緩，經(jīng)濟效益降低的大背景下，應運而生的。 目前，芯片面積已經(jīng)接近光罩尺寸的極限，單芯片尺寸不能超過(guò)1個(gè)光罩面積800mm2。同時(shí)，芯片的尺寸越大，落入晶圓壞點(diǎn)位置的概率也就越高，良率越低。更小的芯粒尺寸可以帶來(lái)更高的良率，突破光罩尺寸限制，降低制造成本。芯粒還擁有更多工藝節點(diǎn)可以選擇，可以將最佳節點(diǎn)實(shí)現的芯粒進(jìn)行混合集成，從而提高研發(fā)效率，攤薄NRE（一次性工程費用）成本，縮短上市周期。人們大多聽(tīng)說(shuō)過(guò)“摩爾定律”。實(shí)際上，戈登·摩爾在1965年還有一個(gè)預言：“事實(shí)可能會(huì )證明，用小型功能構建大型系統，分別進(jìn)行封裝和互連，性?xún)r(jià)比會(huì )更高�！� 當GPT-4首次支持多模態(tài)后，文本、圖像、視頻及更多形態(tài)的數據都成為用于模型訓練的數據。從訓練到推理，從數據中心到邊緣，AI引爆的數據多模態(tài)化浪潮使得業(yè)界意識到原有的算力明顯不夠。如果說(shuō)過(guò)去對算力的需求是以倍數增長(cháng)，現在就是呈現指數級態(tài)勢。這就對半導體行業(yè)提出更高挑戰。 從當前的發(fā)展態(tài)勢來(lái)看，Chiplet或許正是滿(mǎn)足當下算力需求的關(guān)鍵技術(shù)。一方面，通過(guò)Die to Die互聯(lián)和Fabric互聯(lián)網(wǎng)絡(luò )，能夠將更多算力單元高密度、高效率、低功耗地連接在一起，從而實(shí)現超大規模計算。另一方面，通過(guò)將CPU、GPU、NPU高速連接在同一個(gè)系統中，實(shí)現芯片級異構，可以極大提高異構核之間的傳輸速率，降低數據訪(fǎng)問(wèn)功耗，提高數據的處理速度，降低存儲訪(fǎng)問(wèn)功耗，滿(mǎn)足大模型參數需求。 進(jìn)入規�；瘧秒A段 Chiplet技術(shù)方興未艾，全球半導體頂尖公司都在積極推出自己的產(chǎn)品。特斯拉Dojo深度學(xué)習和模型訓練芯片，采用Chiplet進(jìn)行系統垂直重構，每個(gè)訓練Computing Tile含25顆D1 Chiplet，6個(gè)Tile+20個(gè)接口處理器形成Dojo一個(gè)Tray。AMD MI300 APU加速顯卡為全球首個(gè)CPU+GPU Chiplet，利用3D封裝技術(shù)將CPU和加速計算單元集成在一起，整顆芯片集成1460億顆晶體管，5種/21顆Chiplet。英偉達的Ampere A100 GPU采用GPU+6xHBM，通過(guò)封裝技術(shù)在中介層實(shí)現GPU和HBM之間的高速互聯(lián)。超摩科技聯(lián)合創(chuàng )始人、技術(shù)市場(chǎng)副總裁鄒桐表示，ChipLet已經(jīng)進(jìn)入規�；瘧秒A段，應用于高性能計算芯片當中。 值得注意的是，在邊緣側大模型推理，對于邊緣算力的需求也是未來(lái)一大趨勢。與云計算的數據中心架構相比，大模型在邊緣端的智能計算是在一個(gè)已經(jīng)訓練好、有基本智能水平的模型基礎上，當邊緣端具備多模態(tài)大模型的離線(xiàn)學(xué)習進(jìn)化能力時(shí)，本地模型將變得私人定制化，數據也無(wú)需上傳云端。這部分推理與訓練微調過(guò)程主要依賴(lài)邊緣大模型的AI算力。 根據原粒半導體聯(lián)合創(chuàng )始人原鋼的介紹，針對邊緣側單任務(wù)的大模型場(chǎng)景，可以把模型切分到不同Chiplet進(jìn)行并行計算，通過(guò)在預訓練模型的基礎上進(jìn)行額外訓練，使其適應特定任務(wù)。大模型的邊緣端微調，可使用本地存儲的私有數據，或者本地新采集的數據�！癝oC主控+AI Chiplet”組合可有效復用芯片主控，顯著(zhù)降低成本，快速滿(mǎn)足各類(lèi)規格需求。這將是未來(lái)該領(lǐng)域的重要發(fā)展方向。 核心目標是降成本提性能 當前，Chiplet應用的局限性依然明顯。根據中興微高速互聯(lián)總工程師吳楓介紹，目前Chiplet仍以國際大廠(chǎng)的垂直體系為主，每個(gè)廠(chǎng)家都在依照自己的產(chǎn)品體系，設計相關(guān)封閉的系統。如果想要實(shí)現不同平臺間的Die to Die互聯(lián)，仍然有待完善互聯(lián)標準。此外，Chiplet初期成本依然高企，需要有確定和相當的市場(chǎng)容量才能支撐。代文亮也指出，存在Die互連、先進(jìn)封裝3D異構集成、設計流程及工具等挑戰，是Chiplet實(shí)現的核心問(wèn)題。 Die-to-Die互連是一項核心工作。標準協(xié)議統一化是行業(yè)發(fā)展的大趨勢。Chiplet增加了互連的復雜性，但只有實(shí)現了Chiplet之間的標準化，才能有效擴大生態(tài)圈，提高復用并降低成本。對此，吳楓認為，要加強通用的Die to Die PHY IP的開(kāi)發(fā)，為Chiplet提供高帶寬，低功耗、低延遲的物理層連接。在生態(tài)建設層面，應設立物理層標準，規范尺寸、擺放方式、電氣、邏輯層協(xié)議、幀格式、流程等，加強一致性和兼容性。在生態(tài)方面，應加強IP供應商、EDA設計、驗證和仿真工具、測試方案和測試工具的協(xié)同。系統級/Chiplet是多團隊、多芯粒、多廠(chǎng)商、多工藝節點(diǎn)、多功能模塊、多材料、多工具等要素融合的產(chǎn)品設計，需要從頂層出發(fā)協(xié)同優(yōu)化整個(gè)系統。 代文亮則強調，要加強先進(jìn)封裝3D異構集成技術(shù)的研發(fā)。3D異構集成是Chiplet實(shí)現的基礎，面臨諸多設計挑戰，比如互連、散熱、良率、翹曲、無(wú)源器件集成、寄生效率、成本、可靠性等。通過(guò)封裝技術(shù)才能有效實(shí)現多Chiplet的集成，包括高密度先進(jìn)封裝的設計、生產(chǎn)、驗證，高速通道的設計、驗證，供電方案、散熱方案、應力方案、可靠性等，為Chiplet之間提供高密度高速的互聯(lián)，支持大電流供電。 應用Chiplet技術(shù)的核心目的是降低成本與提高性能。在降低成本方面，Chiplet復用是降低成本的有效手段。在提高性能方面，核心則是重構系統，將計算、存儲模塊拉近，實(shí)現系統設計、軟件適配等多方面的優(yōu)化。借助Chiplet技術(shù)進(jìn)行系統級協(xié)同設計，可以在多樣化的場(chǎng)景和需求下，實(shí)現整個(gè)芯片/系統的PPA最優(yōu)化。開(kāi)發(fā)流程需要匹配Chiplet架構，Chiplet之間需要協(xié)同設計、仿真、驗證，進(jìn)而提高交付效率和交付質(zhì)量。 |
