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作者：泰克科技中國AE Manager，余洋 _____ 信號鏈是連接真實(shí)世界和數字世界的橋梁。隨著(zhù)ADC采樣率和采樣精度的提升，接口芯片的信號傳輸速度也越來(lái)越快，高速信號傳輸的各種挑戰慢慢浮現出來(lái)了。作為一個(gè)信號鏈設計或驗證工程師，這些基本概念你一定要知道。 相比傳統的CMOS傳輸技術(shù)，在信號鏈中引入LVDS或JESD204B，可以實(shí)現更高的信號傳輸速率，更低的功耗，具備更好的抗干擾性 (信噪比更佳)，而且線(xiàn)束數量會(huì )大幅降低。 LVDS（Low-Voltage Differential Signaling ,低電壓差分信號）是美國國家半導體（National Semiconductor, NS，現TI）于1994年提出的一種信號傳輸模式的電平標準，它采用極低的電壓擺幅傳輸高速差分數據，可以實(shí)現點(diǎn)對點(diǎn)或一點(diǎn)對多點(diǎn)的連接，具有低功耗、低誤碼率、低串擾等優(yōu)點(diǎn)，已經(jīng)被廣泛應用于串行高速數據通訊的各個(gè)場(chǎng)合，比較廣為人知的有筆記本電腦的液晶顯示，數據轉換器(ADC/DAC)的高速數字信號傳輸，汽車(chē)電子的視頻碼流傳輸等。 JESD204是標準化組織JEDEC，針對數據轉換器（ADC和DAC）和邏輯器件(FGPA)之間進(jìn)行數據傳輸，而制定的高速串行接口。JESD204采用CML (Current-Mode Logic)技術(shù)來(lái)傳輸信號，該標準的 B 修訂版支持高達 12.5 Gbps串行數據速率，并可確保 JESD204 鏈路具有可重復的確定性延遲。隨著(zhù)轉換器的速度和分辨率不斷提升，以及FPGA芯片對JESD204B標準的廣泛支持，JESD204在高速轉換器和集成RF收發(fā)器的應用中也變得更為常見(jiàn)。 
圖1：各種低電平總線(xiàn)的對比 LVDS是一種電流驅動(dòng)的高速信號，在發(fā)送端施加一個(gè)3.5mA的恒定電流源�？刂崎_(kāi)關(guān)管的通斷，就可以使得發(fā)送端流向接收端的電流，在正向和反向之間不斷變化，從而在接收端的100歐姆差分負載上實(shí)現+/-350mV的差分電壓變化，最高可實(shí)現3.125Gbps的高速數據傳輸。LVDS采用差分線(xiàn)的傳輸方式，會(huì )帶來(lái)幾個(gè)顯著(zhù)的優(yōu)勢： a. 允許發(fā)送端和接收端之間存在共模電壓差異(0-2.4V范圍內) b. 優(yōu)秀的抗干擾能力，信噪比極佳 c. 極低的電壓擺幅，功耗極低
圖2：LVDS的工作方式 傳統的LVDS采用同步時(shí)鐘的方式，使用一對差分時(shí)鐘，為最多三對數據信號提供時(shí)鐘參考。每個(gè)時(shí)鐘周期內，每對數據傳輸7 bits信息。需要用到SerDes芯片，在發(fā)送時(shí)，將并行信號通過(guò)并/串轉換，變成高速串行信號；在接收到高速串行信號時(shí)，使用串/并轉換，還原并行信號。
圖3：LVDS 同步時(shí)鐘為數據提供參考 現在使用的LVDS也支持8b/10b SerDes來(lái)實(shí)現更高效的信號傳輸。這種傳輸方式不再需要用到時(shí)鐘信號，只需要傳輸Data信號就可以了，節省了一對差分線(xiàn)。通過(guò)8b/10b編碼，將8bit有效數據映射成10bit編碼數據，這個(gè)過(guò)程中雖然增加了25%的開(kāi)銷(xiāo)，但可以確保數據里有足夠頻繁的信號跳變。在收到信號后，通過(guò)鎖相環(huán)(PLL)從數據里恢復出時(shí)鐘。這種傳輸架構稱(chēng)之為嵌入式時(shí)鐘(Embeded Clock)。8b/10b編碼還可以讓傳輸信號實(shí)現直流平衡(DC Balance)，即1的個(gè)數和0的個(gè)數基本維持相等。直流平衡的傳輸鏈路可以串聯(lián)隔直電容，提升鏈路的噪聲和抖動(dòng)性能。嵌入式時(shí)鐘和8b/10b被廣泛用于工業(yè)高速傳輸標準，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。
圖4：LVDS 內嵌時(shí)鐘的工作方式（圖片來(lái)源TI） 不同于LVDS的是, CML(Current-Mode Logic)采用電壓驅動(dòng)的方式，在源端施加一個(gè)恒定的電壓Vcc。通過(guò)控制開(kāi)關(guān)管的通斷，接收端就可以得到變化的差分電壓。CML使用嵌入式時(shí)鐘和8b/10b編碼，工作電壓比LVDS更高，同時(shí)在發(fā)送和接收芯片里使用均衡技術(shù)，以確保高速、長(cháng)距離傳輸時(shí)仍具有很優(yōu)秀的誤碼率。使用CML技術(shù)的JESD204B可支持高達12.5Gbps的data rate，其最新的C版本甚至可以支持高達32Gbps data rate。
圖5：CML信號傳輸方式 那么我們在設計高速接口芯片時(shí)，到底應該使用LVDS還是CML(JESD204)呢？簡(jiǎn)單的原則是，CML速率更高，而LVDS則功耗更低。
圖6：LVDS和CML的選擇 當Data Rate低于2Gbps時(shí)，LVDS的應用更為廣泛，其功耗更低，抗干擾強，較寬的共模電壓范圍讓互連的要求變得很低。 LVDS還有支持多點(diǎn)互連的M-LVDS和B-LVDS標準，可以多節點(diǎn)互連，應用場(chǎng)景非常豐富。當Data rate高于3.125Gbps就必須要使用CML了。當Data Rate在2G到3.125Gbps之間時(shí)，要綜合考慮功能性，性能，和功耗的平衡。比如說(shuō)傳輸距離較長(cháng)，但信號品質(zhì)要求又很高的時(shí)候，考慮用CML；傳輸距離較短，要求長(cháng)續航，低功耗的時(shí)候，考慮用LVDS。 了解泰克高速串行通信更多解決方案，https://www.tek.com.cn/solutions ... erial-communication。 |
