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臺積電(TSMC)歐洲公司總裁Maria Marced透露，該公司計劃在2013年初推出3D IC組裝服務(wù)。這項技術(shù)最初在臺積電內部被命名為COWOS，是'chip on wafer on substrate'的縮寫(xiě)。 Marced表示，臺積電花費了一年的時(shí)間來(lái)取得所需的物理設計工具和EDA的支持，以便讓客戶(hù)能運用其COWOS技術(shù)進(jìn)行設計。 臺積電正與賽靈思(Xilinx)等公司合作，使用的硅中介層(silicon interposer)來(lái)整合多顆晶粒。這些“第一批”3D芯片客戶(hù)可以依照自己的選擇，決定是否繼續和外部的封裝伙伴合作。然而，當臺積電開(kāi)始提供3D IC服務(wù)后，許多客戶(hù)的3D組裝作業(yè)便會(huì )在臺積電內部完成。 一些移動(dòng)應用處理器公司，包括高通(Qualcomm)和ST-Ericsson等，都對3D IC封裝相當感興趣，特別是在使用wide I/O DRAM部份，因為普遍預期這將能緩解頻寬問(wèn)題并降低能耗。 Marced表示，在一顆元件上整合多顆晶粒的概念，早已應用在過(guò)去針對移動(dòng)應用的多芯片封裝(MCP)存儲器中，但未來(lái)這種整合的芯片制造方法，很可能會(huì )改變邏輯積IC和SoC設計的性質(zhì)。設計師將能運用截然不同的最佳化制程，并結合矽穿孔(TSV)等最新制造技術(shù)，開(kāi)發(fā)出各種不同功能的芯片。臺積電已率先針對3DIC堆疊開(kāi)發(fā)了TSV技術(shù)。 Marced指出，未來(lái)毋須使用最先進(jìn)的邏輯制程，就可望在應用處理器中整合大量的非揮發(fā)性記憶體或wide I/O DRAM。 “我們相信，有一種方法能夠實(shí)現更好的性能，同時(shí)節省功耗和減小芯片尺寸，這就是先進(jìn)封裝技術(shù)，”Marced說(shuō)。開(kāi)發(fā)人員可以在采用28或20nm工藝的應用處理器上，堆疊采用40nm技術(shù)的嵌入式閃存。 目前尚不清楚臺積電是否準備組裝來(lái)自不同供應商的晶粒，如將來(lái)自專(zhuān)業(yè)存儲器制造商的存儲器晶粒在其3D IC組裝服務(wù)中進(jìn)行整合。 3D IC技術(shù)將為芯片組裝領(lǐng)域帶來(lái)的變動(dòng)，也可能讓臺積電在未來(lái)提供一些可應用在3D堆疊中的標準晶粒，并成為該公司IP產(chǎn)品系列的一部份�！按_實(shí)有可能再發(fā)展一些IP，不過(guò)，我們對于可能會(huì )和客戶(hù)產(chǎn)生沖突的部份都非常謹慎。我們的一貫立場(chǎng)，就是作為一家純晶圓代工供應商，”Marced說(shuō)。 |
