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作者：Philipp Jacobsohn，SmartDV首席應用工程師 Sunil Kumar，SmartDV FPGA設計總監 本文從數字芯片設計項目技術(shù)總監的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設計和驗證規劃進(jìn)行結合，詳細講述了在FPGA上使用IP核來(lái)開(kāi)發(fā)ASIC原型項目時(shí)，必須認真考慮的一些問(wèn)題。文章從介紹使用預先定制功能即IP核的必要性開(kāi)始，通過(guò)闡述開(kāi)發(fā)ASIC原型設計時(shí)需要考慮到的IP核相關(guān)因素，用八個(gè)重要主題詳細分享了利用ASIC所用IP來(lái)在FPGA上開(kāi)發(fā)原型驗證系統設計時(shí)需要考量的因素。 本篇文章是SmartDV數字芯片設計經(jīng)驗分享系列文章的第一篇，作為全球領(lǐng)先的驗證解決方案和設計IP提供商，SmartDV的產(chǎn)品研發(fā)及工程應用團隊具有豐富的設計和驗證經(jīng)驗。在國產(chǎn)大容量FPGA新品不斷面市的今天，SmartDV及其中國全資子公司“智權半導體”愿意與國內FPGA芯片開(kāi)發(fā)商合作，共同為國內數字芯片設計公司開(kāi)發(fā)基于本地FPGA的驗證與設計平臺。 明了設計需求 半導體IP核提供商支持復雜的ASIC項目，其中一些項目在時(shí)鐘速度、片芯面積占用、功耗、可靠性、功能安全和可重用性方面有極高的要求，所有這一切都帶來(lái)了對半導體IP這種預先定制的電路部件的很高期望。一旦有人決定自己不去開(kāi)發(fā)某項功能，而是通過(guò)合作伙伴獲得該功能，都會(huì )將購買(mǎi)該組件的功能視為必然結果。如果所使用的IP核來(lái)自諸如SmartDV這類(lèi)信譽(yù)良好的供應商，該過(guò)程將順利進(jìn)行。 由于同一IP核的最終應用領(lǐng)域可能完全不同，因此IP核提供商必須將所有可能的應用領(lǐng)域考慮在內，以避免讓客戶(hù)失望。例如像MIPI CSI-2接收器/發(fā)射器IP或USB接口這樣的預定制功能，在用于一款已經(jīng)被銷(xiāo)售數百萬(wàn)次的消費性產(chǎn)品中時(shí)，它的要求就與該功能被用于數量有限的噴氣戰斗機這樣的“熱點(diǎn)領(lǐng)域”有所不同。 對一位用戶(hù)來(lái)說(shuō)，成功的產(chǎn)品定義可能是片芯面積的縮小。而對另一位用戶(hù)來(lái)說(shuō)，它也可能意味著(zhù)即使在惡劣的運行條件下，也可以實(shí)現最低的功耗或最高的可靠性。在大多數情況下，還有另外一個(gè)關(guān)鍵點(diǎn)需要考慮。IP核不僅應該只在A(yíng)SIC上“實(shí)現功能”，而且還可用作基于FPGA的原型設計的一部分。眾所周知，在開(kāi)發(fā)ASIC的過(guò)程中需要非常謹慎，但遺憾的是，我們常常低估了FPGA也需要非常特別的關(guān)注，并且還有其獨特的集成方式。 
SmartDV的部分已獲車(chē)規或航規認證的設計IP和VIP 坦率地來(lái)講，將ASIC IP核移植到FPGA中并不是一件容易的任務(wù)，但如果這個(gè)過(guò)程有條不紊，成功是可以實(shí)現的！本文全面講述了將ASIC IP核移植到FPGA中時(shí)必須考慮到的所有要點(diǎn)，并通過(guò)使用SmartDV的USB3.2 Gen2x1 Device IP實(shí)例來(lái)進(jìn)一步說(shuō)明這些要點(diǎn)。 對于芯片設計工程師的關(guān)鍵價(jià)值 • 將一款I(lǐng)P核部署到ASIC和FPGA兩種架構中具有挑戰性，但值得一試。 • 將ASIC IP移植到FPGA中時(shí)，需要考慮的相關(guān)因素包括在需求、性能、時(shí)鐘、功能等方面的差異。 • 最佳的芯片設計解決方案是用FPGA來(lái)作為原型工具，以及它和經(jīng)過(guò)流片驗證的IP核的結合，以保證正確無(wú)誤地實(shí)現設計。 • 無(wú)論目標是ASIC還是FPGA，快速且成功完成項目的一個(gè)關(guān)鍵因素是涉及該項目的專(zhuān)家團隊的經(jīng)驗水平，因此選擇一個(gè)可靠的IP合作伙伴也是設計團隊取得成功的又一關(guān)鍵！ 使用預先定制功能即IP核的必要性 集成電路設計團隊的最終目標是能夠更快速地交付一款有效用的最終產(chǎn)品，以便于不錯過(guò)更早進(jìn)入市場(chǎng)的機會(huì )，并確保在競爭對手面前建立自己的競爭優(yōu)勢。多年來(lái)，使用IP核一直是最大限度地縮短復雜電路的開(kāi)發(fā)時(shí)間，以及減少驗證電路組件所需工作量的一種通用方法。 使用預先定制的電路組件消除了“重新創(chuàng )造輪子”的需要，但是IP核需要能夠在提高可靠性和避免錯誤這兩個(gè)方面之外提供額外的優(yōu)勢，因為它們（通常）已經(jīng)被其他工程師們部署在其項目中。一段時(shí)間以來(lái)，業(yè)內已經(jīng)用了一個(gè)恰當的術(shù)語(yǔ)“左移”來(lái)描述這一現象，即在產(chǎn)品生命周期的早期階段就執行測試。從產(chǎn)品規格的創(chuàng )建到ASIC模塊設計的流片，時(shí)間窗口在整個(gè)時(shí)間軸上都朝著(zhù)項目開(kāi)始的方向移動(dòng)。 同樣，在設計過(guò)程中使用FPGA早已被確立為一種標準方法，以便能夠在可提供ASIC之前就對數字電路進(jìn)行測試。這個(gè)理念導致了使用一個(gè)現成可用的、可重新編程或可重新配置的FPGA硬件組件來(lái)以實(shí)時(shí)速度運行設計，以在設計流程的早期階段檢測出錯誤。 與最終的ASIC相比，FPGA絕不是成本低廉的解決方案，但它可為設計團隊帶來(lái)實(shí)實(shí)在在的價(jià)值，從而支持設計團隊去有效地發(fā)現在電路創(chuàng )建過(guò)程中已經(jīng)產(chǎn)生的錯誤，這些錯誤無(wú)法通過(guò)仿真或其他基于軟件的驗證方法檢測到。通過(guò)擴展，它還支持在驗證過(guò)程中發(fā)現和消除缺陷。 此外，在A(yíng)SIC芯片開(kāi)始供貨之前，通常希望有一個(gè)可用的功能平臺，以便能夠在開(kāi)發(fā)硬件的同時(shí)，去實(shí)現和測試運行所需的軟件和固件。因此，可以安全地假設IP核的使用和FPGA的使用都是經(jīng)過(guò)驗證的電路實(shí)現和驗證方法，其應用不會(huì )造成任何困難。然而，實(shí)際設計過(guò)程也經(jīng)常是“細節決定成敗”。 面向ASIC原型驗證的IP核考量因素 實(shí)際上，提供一款I(lǐng)P并將其無(wú)縫地用于A(yíng)SIC和FPGA是一項極具挑戰性的任務(wù)。在本節中，我們將討論在考慮原型設計任務(wù)時(shí)就開(kāi)始出現的最普遍的問(wèn)題。 原型設計：各種考量因素的總體概述 主題1：一款原型和最終ASIC實(shí)現之間的要求有何不同？ 主題2：當使用FPGA進(jìn)行原型設計時(shí)會(huì )立即想到哪些基本概念？ 主題3：在將專(zhuān)為ASIC技術(shù)而設計的IP核移植到FPGA架構上時(shí)通常會(huì )遇到哪些困難？ 主題4：為了支持基于FPGA的原型，通常需要對ASIC IP核進(jìn)行哪些更改？ 主題5：我們如何確保在FPGA上實(shí)現所需的性能？ 主題6：在時(shí)鐘方面必須加以考量的因素有哪些？ 主題7：如果目標技術(shù)是FPGA，而不是ASIC，那么需要如何測試IP核的功能？ 主題8：設計團隊還應該牢記什么？
圖1：在電路設計中嵌入IP核經(jīng)常被誤解為與搭樂(lè )高®積木的原理相同，其中的道理就是簡(jiǎn)單地組裝預先定制的構建模塊——然而在實(shí)際工作中，這只說(shuō)出了事實(shí)的一半（圖片來(lái)源：iStock/Getty Images） 認為只需要將打算實(shí)例化的IP模塊和集成該模塊的實(shí)例之間的物理接口進(jìn)行匹配就行的這種理念就是不現實(shí)的。為了能夠成功地集成預先定制的電路功能，需要考慮更多的問(wèn)題。 事實(shí)上，嵌入IP核遠非易事！有各種各樣的參數可能需要調整：例如，必須確保時(shí)鐘信號與頻率匹配，還必須特別注意復位的分布規律。輸入和輸出信號必須與電路的其余部分同步；甚至可能需要應用帶有延遲的時(shí)鐘和數據信號。IP核的集成也改變了整個(gè)系統的延遲，額外的功能也影響電路的時(shí)序行為，邏輯門(mén)利用以及諸如存儲單元的使用等等。 事實(shí)是一款I(lǐng)P核必須為不同的目標架構提供相同的功能——例如，來(lái)自不同制造商的ASIC和FPGA產(chǎn)品，它們具有不同的工藝節點(diǎn)和結構，這給功能實(shí)現的質(zhì)量提出了特殊挑戰；同時(shí)，也對IP供應商用于驗證和物理確認電路功能的方法提出了特殊挑戰。 主題1：一款原型和最終ASIC實(shí)現之間的要求有何不同？ 通常，與基于FPGA的原型設計相比，在A(yíng)SIC設計的后期會(huì )提出各種不同的要求。例如，除了提供實(shí)際的電路功能之外，ASIC規范的主要關(guān)注點(diǎn)可以是降低功耗，也可能是占用最小的片芯面積，甚至是實(shí)現最高的時(shí)鐘頻率。此外，必須提供測試結構方案來(lái)支持功能測試，重點(diǎn)是能識別已流片的ASIC的物理缺陷。 所有這些要求都與在原型設計期間如何在FPGA中使用IP幾乎無(wú)關(guān)，進(jìn)一步的解釋如下所述： • 片芯面積占用（使用邏輯門(mén)數量）在原型設計中扮演著(zhù)次要的角色。當然，我們希望所使用的FPGA器件的復雜度越低越好，這樣原型的性?xún)r(jià)比更高且可減少總體支出。然而，在許多情況下，從一開(kāi)始就有一個(gè)“盡可能大”的可重構的模塊是非常明智的，這樣就能夠覆蓋可能導致面積占用量增加的電路變化，而不需要在原型設計進(jìn)行期間將FPGA器件切換到更復雜的FPGA。切換很可能需要重新設計，或者在使用預先定制的FPGA開(kāi)發(fā)板的情況下，重新購買(mǎi)一個(gè)基于FPGA的原型驗證平臺。 • 功耗對于一個(gè)目標僅為實(shí)現單一功能的原型設計來(lái)說(shuō)根本不重要，但是開(kāi)發(fā)人員也期望部署專(zhuān)為ASIC降低功耗開(kāi)發(fā)的方法，并將其包含在原型設計中則可能是明智的做法。關(guān)于該話(huà)題的更詳細的討論，可以在接下來(lái)的主題8的答案下找到：我們還應該牢記什么？ • ASIC RTL可能包含測試結構，以實(shí)現數字部件的大規模量產(chǎn)測試，目的是找出有缺陷的單元。為了支持相關(guān)的測試，需要實(shí)現測試結構。然而，這些類(lèi)型的測試結構通常不在FPGA中實(shí)現，因為根本不需要它們。FPGA組件已經(jīng)經(jīng)過(guò)了充分的測試。 本系列文章的目標是全面分享如何利用ASIC IP來(lái)實(shí)現完美的FPGA驗證原型的經(jīng)驗，本篇在講述了如何了解ASIC IP與FPGA驗證原型的區別并提前做相應規劃之后，還將詳細介紹與之相關(guān)的另外七大主題。下一篇將介紹使用FPGA進(jìn)行原型設計時(shí)會(huì )立即想到哪些基本概念？在將專(zhuān)為ASIC技術(shù)而設計的IP核移植到FPGA架構上時(shí)通常會(huì )遇到哪些困難？以及為了支持基于FPGA的原型，通常需要對ASIC IP核進(jìn)行哪些更改？歡迎關(guān)注SmartDV全資子公司“智權半導體”微信公眾號繼續閱讀。 最后，SmartDV在相關(guān)介紹和分析之后，還提供實(shí)際案例：用基于FPGA的方法來(lái)驗證USB 3.2 Gen2x1 Device IP USB 3.2 Gen2x1 Device IP：實(shí)現、驗證和物理驗證 USB 3.2 Gen2x1 Device IP的實(shí)現挑戰 關(guān)于作者 Philipp Jacobsohn Philipp Jacobsohn是SmartDV的首席應用工程師，他為北美、歐洲和日本地區的客戶(hù)提供設計IP和驗證IP方面的支持。除了使SmartDV的客戶(hù)實(shí)現芯片設計成功這項工作，Philipp還是一個(gè)狂熱的技術(shù)作家，樂(lè )于分享他在半導體行業(yè)積累的豐富知識。在2023年加入SmartDV團隊之前，Philipp在J. Haugg、Synopsys、Synplicity、Epson Europe Electronics、Lattice Semiconductors、EBV Elektronik和SEI-Elbatex等擔任過(guò)多個(gè)管理和現場(chǎng)應用職位。Philipp在瑞士工作。 Sunil Kumar Sunil Kumar是SmartDV的FPGA設計總監。作為一名經(jīng)驗豐富的超大規模集成電路（VLSI）設計專(zhuān)業(yè)人士，Sunil在基于FPGA的ASIC原型設計（包括FPGA設計、邏輯綜合、靜態(tài)時(shí)序分析和時(shí)序收斂）和高速電路板設計（包括PCB布局和布線(xiàn)、信號完整性分析、電路板啟動(dòng)和測試）等方面擁有豐富的專(zhuān)業(yè)知識。在2022年加入SmartDV團隊之前，Sunil在L&T Technology Services Limited擔任過(guò)項目經(jīng)理和項目負責人職位。Sunil在印度工作。 關(guān)于智權半導體 智權半導體科技（廈門(mén)）有限公司是SmartDV Technologies在華設立的全資子公司，其目標是利用SmartDV全球領(lǐng)先的硅知識產(chǎn)權（IP）技術(shù)和產(chǎn)品，以及本地化的支持服務(wù)來(lái)賦能中國集成電路行業(yè)和電子信息產(chǎn)業(yè)。目前，SmartDV在全球已有300家客戶(hù)，其中包括十大半導體公司中的七家和四大消費電子公司。 通過(guò)將專(zhuān)有的SmartCompiler技術(shù)與數百位專(zhuān)家工程師的知識相結合，SmartDV可以快速、經(jīng)濟、可靠地定制IP，以實(shí)現您獨特的設計目標。因此，無(wú)論您是為下一代SoC、ASIC或FPGA尋找基于標準的設計IP，還是尋求驗證解決方案（VIP）來(lái)測試您的芯片設計，您都會(huì )發(fā)現SmartDV的IP非常容易集成，并在性能上可力助您的芯片設計實(shí)現差異化。 了解更多關(guān)于SmartDV和智權半導體的信息，請瀏覽：www.smart-ip.cn，或發(fā)郵件到：chinasales@smart-ip.cn |
