高速電路開(kāi)發(fā)中有哪些挑戰？

隨著(zhù)嵌入式技術(shù)飛速發(fā)展，高速電路的開(kāi)發(fā)面臨器件尺寸縮小、時(shí)鐘頻率提升、布線(xiàn)密度增加等因素，嵌入式產(chǎn)品在信號傳輸、電源質(zhì)量等問(wèn)題上要求日益提高。為確保高速電路在產(chǎn)品整個(gè)生命周期內的可靠性，必須采用先進(jìn)的可靠性技術(shù)。

武漢萬(wàn)象奧科學(xué)習易瑞來(lái)殷老師可靠性相關(guān)課程與經(jīng)驗，以更好的應對這些挑戰。

由于產(chǎn)品和器件的尺寸不斷縮小，器件的時(shí)鐘頻率越來(lái)越高，信號邊緣速率也越來(lái)越快，導致高速電路問(wèn)題日益突出�，F在IC的集成規模越來(lái)越大，管腳數量越來(lái)越多，單板上布線(xiàn)的密度不斷加大，IC的電源電壓逐漸降低、電流逐漸加大，功耗越來(lái)越大。

以上幾個(gè)方面就是現代高速電路開(kāi)發(fā)的最新挑戰，對設計者的可靠性設計水平提出了更高的要求。

高速電路中的器件參數不一致，或發(fā)生飄移，使得整個(gè)電路的性能逐步降低，直至功能完全喪失。也可能產(chǎn)生過(guò)電應力或降額不足，使器件失效。SI問(wèn)題的隱蔽性較大，往往在出廠(chǎng)前無(wú)法測試或通過(guò)老化篩選出問(wèn)題，帶來(lái)可靠性隱患。

可靠性設計主要就是解決產(chǎn)品在整個(gè)生命周期內出現的品質(zhì)問(wèn)題，既可以解決產(chǎn)品性能退化的問(wèn)題，也可以解決器件失效的問(wèn)題�？煽啃约夹g(shù)在高速電路中的應用主要有最壞情況數字電路時(shí)序容差分析、串擾分析和電源完整性技術(shù)等。

高速電路引起的可靠性問(wèn)題主要有以下5個(gè)方面：

解決上述5個(gè)方面的問(wèn)題，個(gè)人認為可以采用以下3種可靠性技術(shù)來(lái)解決：

1)    運用最壞情況分析（WCCA）方法，進(jìn)行數字電路時(shí)序分析，使傳輸線(xiàn)延時(shí)、波形失真等在整個(gè)生命周期內不超過(guò)要求，保證高速數字電路的正常邏輯連接。

以前的電路板運行速度較低，因此很少有時(shí)序問(wèn)題，現在的器件速度越來(lái)越快，時(shí)鐘周期為納秒級，傳輸走線(xiàn)延時(shí)的影響十分突出，已影響到器件能否正常工作，必須分析最壞情況下的時(shí)序參數。

數字電路時(shí)序容差分析主要是分析數字電路間的時(shí)序關(guān)系，即分析時(shí)序余量是否滿(mǎn)足要求。

為了分析該電路的時(shí)序容差情況，主要考慮三個(gè)方面的因素：器件本身的時(shí)序參數容差、PCB布線(xiàn)產(chǎn)生的時(shí)序容差、其他干擾產(chǎn)生的時(shí)序容差。

器件本身的時(shí)序參數容差分析主要是檢查輸出器件端口的時(shí)序參數是否滿(mǎn)足輸入器件端口的時(shí)序參數要求。并且對器件的時(shí)序參數按最壞情況考慮，不是按一般的典型值進(jìn)行分析。

PCB布線(xiàn)產(chǎn)生的時(shí)序容差分析主要是分析器件端口模型、傳輸線(xiàn)拓撲、終端匹配、負載數量等在最壞情況下，采用信號完整性（SI）仿真工具，分析傳輸信號延時(shí)和波形，得出對時(shí)序的影響。

其他干擾產(chǎn)生的時(shí)序容差分析主要是分析電源輸入、電源平面諧振特性、同步開(kāi)關(guān)噪聲、串擾等對信號時(shí)序的影響。

時(shí)序參數中最關(guān)鍵的是建立時(shí)間和保持時(shí)間兩個(gè)參數。如下圖，是某DDR存儲器的地址、控制、命令信號的保持時(shí)間要求，對其中的每個(gè)參數都要分析得到它們的最壞情況值，然后代入公式中得到容差值，如果大于0，表示容差滿(mǎn)足要求，如果小于0，表示容差設計不足，需要重新設計。

2)     運用仿真和實(shí)驗相結合的方法，準確分析出串擾源和耦合途徑。

串擾是PCB設計時(shí)必須關(guān)注的可靠性問(wèn)題。由于被干擾信號上產(chǎn)生的脈沖或毛刺等多是半高電平，在CMOS信號的閾值附近，這樣造成的串擾問(wèn)題有很大的隨機性，很多不能在出廠(chǎng)前測試出來(lái)，在市場(chǎng)上也是時(shí)有時(shí)無(wú)，返修產(chǎn)品有時(shí)候很難重復失效現象，分析起來(lái)非常困難，這些都是典型的可靠性問(wèn)題。

串擾分析的方法推薦使用仿真和實(shí)驗相結合的方法，既減少實(shí)驗次數，又分析得比較全面。比如在分析一個(gè)串擾問(wèn)題時(shí)，有些工程師認為是感性串擾，有些認為是容性串擾，有些認為是地彈噪聲。

我們知道，感性串擾和容性串擾的相同點(diǎn)是：串擾在遠端為短脈沖，近端為長(cháng)信號。不同之處是：前向感性串擾和前向容性串擾的極性相反（如下圖），感性串擾產(chǎn)生的是噪聲電壓信號，是串接在被干擾導線(xiàn)上的，而容性串擾產(chǎn)生的是噪聲電流信號，是并接在被干擾導線(xiàn)和地之間的，也就是說(shuō)，感性串擾隨負載增大而減小，容性串擾隨負載增大而增大�？衫�用這兩點(diǎn)來(lái)辨別容性串擾和感性串擾。如果完全用實(shí)驗的方法，那么要用很多的單板來(lái)進(jìn)行割線(xiàn)、飛線(xiàn)、焊接器件等，做多次實(shí)驗，但是用仿真的方法就方便經(jīng)濟得多了，而且幾乎可以想怎么做就怎么做。

在PCB電路仿真中，把被串擾線(xiàn)負載電阻減小10倍時(shí)，串擾馬上顯著(zhù)減小�？梢�(jiàn)降低對地阻抗可減小串擾大小，這是容性串擾的特征。

另外我們去掉在串擾源和被串擾信號線(xiàn)中間的一塊灌銅地平面，提取出電路的仿真模型，在HSPICE中再次仿真，發(fā)現串擾顯著(zhù)增加。這也是容性串擾的一個(gè)證明。注意，這種方法是不能通過(guò)實(shí)際測試驗證的，只能通過(guò)仿真來(lái)分析。

同時(shí)通過(guò)實(shí)際測試發(fā)現，串擾源的正跳變在被干擾信號線(xiàn)上對應為正的串擾信號，負跳變在被干擾信號線(xiàn)上對應為負的串擾信號。

綜上所述，根據上述串擾形式判別方法，再通過(guò)上面幾點(diǎn)的仿真和實(shí)測結果，能肯定該串擾為容性串擾占主導。最后針對容性串擾的特點(diǎn)，減小負載電阻，降低了串擾，電路恢復正常。

3)     運用電源完整性（PI）方法，分析電源輸出濾波電路和電源平面設計，保證整個(gè)生命周期內的電源都符合要求。

隨著(zhù)信號頻率的增高和高速系統單板布線(xiàn)越來(lái)越密集，無(wú)噪聲的電源分配成為了PCB設計的一個(gè)主要挑戰。當高速集成電路I/O端口同時(shí)改變狀態(tài)時(shí)，通過(guò)電源分配系統（PDS）的紋波噪聲隨頻率的變化而變化，這個(gè)噪聲既影響高速設備系統中的IC工作，同時(shí)干擾周?chē)�的環(huán)境。

為了確保良好的電源分配，電源分配阻抗必須在一個(gè)很寬的頻率范圍內控制在一個(gè)要求的目標阻抗下。這可以通過(guò)在目標頻率范圍內仔細的考慮開(kāi)關(guān)電源，大電容，陶瓷電容以及電源/地平面對等等來(lái)實(shí)現。陶瓷電容一般作去耦用，在邏輯開(kāi)關(guān)時(shí)給需要大電流的驅動(dòng)器件提供本地補償。

上圖顯示了在控制電源分配系統（PDS）目標阻抗時(shí)各個(gè)頻率范圍內哪種器件是最有效的。

可以看出電源完整性工作主要有：確定目標阻抗和選擇合適的PDS組成部分。

確定目標阻抗主要是根據SSN（SimultaneousSwitching Noise 同步開(kāi)關(guān)噪聲）來(lái)計算動(dòng)態(tài)電流，然后根據電源變化的要求（一般為 3－5％），計算出目標阻抗。這個(gè)時(shí)候也必須根據可靠性設計規律，考慮最壞情況下的動(dòng)態(tài)電流，所以我們一般是假定所有I/O口同時(shí)切換，而且每個(gè)端口的輸出電流都取最大值。而電源變化的要求則需要取最小值。

對于PDS的各個(gè)部分，特別是電解電容和陶瓷電容，必須考慮器件的容差，因為電容的來(lái)料精度一般比較差，20％精度的電容最常使用。同時(shí)電容容值受溫度、濕度、氣壓以及壽命的影響也很顯著(zhù)。我們分析過(guò)，考慮上述因素后，電容的容值最大可以變化1倍以上。而且電容內部的分布參數（如ESR、ESL）都有很大容差。所以在PI分析中對電容參數也要選擇多個(gè)參數分別分析，得出最壞情況下的PDS阻抗曲線(xiàn)。如下圖所示。

​

可以看出，用可靠性技術(shù)來(lái)分析電源完整性，不僅要分析典型值下的PDS系統阻抗特性，同時(shí)要根據器件在最壞情況下的參數容差，分析PDS的極限阻抗特性，達到在整個(gè)生命周期內，電源對產(chǎn)品都不會(huì )引起可靠性問(wèn)題。