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來(lái)源：富昌電子 英特爾或 AMD 的大型昂貴 FPGA 針對性能進(jìn)行了優(yōu)化，而不是低功耗。這導致了一種普遍的看法，即 FPGA 盡管具有靈活性和可編程硬件配置等優(yōu)勢，但設計人員必須付出更高功耗的代價(jià)，尤其是與微控制器相比。 事實(shí)上，來(lái)自其他制造商的服務(wù)于中低端市場(chǎng)的FPGA提供精簡(jiǎn)的硬件架構，包含剛好足夠的邏輯元件 (LE) 供嵌入式應用使用，因此可以很好地節能。這些 FPGA 提供確定性執行并支持并行處理，使其成為數據轉換和橋接、始終在線(xiàn)的傳感器集線(xiàn)器以及邊緣人工智能 (AI) 和機器學(xué)習推理等功能的理想選擇。 那么，對于低功耗是至關(guān)重要的成功因素的設計項目，設計工程師如何選擇低端或中端 FPGA 系列呢？在這種情況下，除了產(chǎn)品數據手冊之外，我們有必要了解每個(gè) FPGA 所基于的硅片架構。 FPGA 中的功耗要素 電子設計中提高電源效率的要求遠遠超出了電池供電設備。低功耗運行和由此產(chǎn)生的低自熱為每個(gè)電子系統帶來(lái)多重好處，包括： · 增加主處理組件的熱余量，使其能夠高速運行，從而提高系統計算能力 · 提高可靠性：板載器件的結溫和平均故障時(shí)間之間存在直接關(guān)系。更高效的FPGA在運行時(shí)溫度更低，從而降低了機箱內其他組件的溫度 · 使設計更小更輕：更高效的系統產(chǎn)生的廢熱更少，減少了散熱需求。當電路在沒(méi)有風(fēng)扇或散熱片的情況下能以峰值速度運行時(shí)，設計者可以減小機箱的尺寸 · 降低系統成本，因為減少或消除了諸如散熱片或風(fēng)扇等組件，并且使用了額定功率更低的電源和更簡(jiǎn)單的PCB 低端或中檔FPGA在許多情況下將執行系統中最重要的功能，因此其功耗可能是整體能耗的最大貢獻者。這意味著(zhù)了解FPGA如何消耗功率非常重要。實(shí)際上，FPGA功耗有兩個(gè)要素：靜態(tài)功耗和動(dòng)態(tài)功耗。 靜態(tài)功耗是FPGA在通電但不主動(dòng)執行任何操作時(shí)消耗的功率。這種功耗是由晶體管和FPGA其他元件中的漏電流引起的。靜態(tài)功耗相對恒定，無(wú)論FPGA是以全速運行還是處于靜止模式，變化都不大。靜態(tài)功耗與邏輯元件的數量、芯片的電源電壓和芯片溫度直接相關(guān)。靜態(tài)功耗還受到制造FPGA的硅工藝技術(shù)特性的強烈影響。 動(dòng)態(tài)功耗是FPGA在主動(dòng)執行操作時(shí)消耗的功率。這種功耗是由FPGA內部電容的開(kāi)關(guān)操作引起的。動(dòng)態(tài)功耗與FPGA的開(kāi)關(guān)活動(dòng)成正比。內部電容開(kāi)關(guān)越頻繁，消耗的動(dòng)態(tài)功耗就越多。 FPGA 的總功耗是靜態(tài)功耗和動(dòng)態(tài)功耗的總和。 動(dòng)態(tài)功耗在很大程度上可以由系統設計人員管理。諸如時(shí)鐘門(mén)控（可避免在未使用的時(shí)鐘樹(shù)分支上浪費功率）和用于 RAM 的綜合選項（按地址寬度劃分 RAM 塊）等技術(shù)可以應用于任何類(lèi)型的 FPGA。 靜態(tài)功耗不能以相同的方式直接控制，盡管設計人員可以通過(guò)選擇 FPGA 配置來(lái)影響它。例如，在選擇 FPGA 時(shí)，邏輯單元（LE）的數量是一個(gè)重要因素：密度和靜態(tài)功耗之間存在權衡。選擇具有更多邏輯單元（LE）的 FPGA 可以實(shí)現更多功能，但代價(jià)是更高的靜態(tài)功耗。 所選 FPGA 的硅工藝技術(shù)也會(huì )嚴重影響靜態(tài)功耗，并且每個(gè) FPGA 制造商的情況都不同。在中低端 FPGA 市場(chǎng)，萊迪思半導體公司和 Microchip 是最突出的制造商：這兩家公司都在開(kāi)發(fā)制造工藝方面做出了巨大但截然不同的努力，與英特爾和 AMD 使用的傳統基于 SRAM 的 FPGA 技術(shù)相比，這些工藝大大降低了靜態(tài)功耗。 FPGA 低功耗硅技術(shù)的比較 Microchip 憑借其廣泛的 PolarFire® FPGA 系列在中端市場(chǎng)占據一席之地：其中包括 SoC PolarFire 系列，該系列具有硬連線(xiàn) RISC-V CPU 和可編程邏輯單元（LE）。這種結構與傳統的基于 SRAM 的 FPGA 有根本區別。在 Microchip FPGA 中，可編程單元由類(lèi)似于閃存的非易失性存儲器技術(shù)形成，如圖 1 所示。 與基于 SRAM 的 FPGA 不同，這種非易失性單元技術(shù)在通電時(shí)處于活動(dòng)狀態(tài)，從而縮短了系統啟動(dòng)時(shí)間。此外，與典型的基于 SRAM 的 FPGA 相比，它可節省 30% 至 50% 的功耗。 
圖 1：左側顯示的 Microchip 非易失性 FPGA 單元針對性能和低功耗之間的平衡進(jìn)行了優(yōu)化。右側的 SRAM 單元會(huì )消耗大量漏電流，針對高性能進(jìn)行了優(yōu)化。 隨著(zhù)最新一代 Microchip FPGA 技術(shù)的推出，使用非易失性單元的優(yōu)勢得到了增強，如圖 2 所示。硅-氧化物-氮化物-氧化物-硅 (SONOS) 工藝采用相對先進(jìn)的 28 nm 工藝制造，與之前 Microchip 浮柵技術(shù)中使用的 65 nm 節點(diǎn)相比，具有成本和性能優(yōu)勢。 SONOS 單元的配置特別適合低功耗。兩個(gè)可編程配置控制 FPGA 數據信號路徑。在堆棧漏電流路徑中，兩個(gè)非易失性元件中的一個(gè)始終被設置成非常深的關(guān)斷狀態(tài)。 當數據路徑開(kāi)啟時(shí)，N 溝道非易失性元件處于關(guān)閉狀態(tài)，其電壓比正常晶體管電壓高出約 0.5 V，這意味著(zhù)漏電流將降至可忽略不計的值，遠低于標準 CMOS 晶體管堆棧的漏電流。 當數據路徑關(guān)閉時(shí)，開(kāi)關(guān)漏電流路徑是關(guān)閉狀態(tài)開(kāi)關(guān)上的漏電流。開(kāi)關(guān)為高壓，并且經(jīng)過(guò)優(yōu)化，漏電流遠低于標準晶體管。
圖2：Microchip的SONOS FPGA技術(shù)的單元配置。左側顯示的是開(kāi)啟狀態(tài)的配置，右側顯示的是關(guān)閉狀態(tài)的配置。 非易失性SONOS單元在斷電后仍能保持其狀態(tài)，使FPGA在不重新配置的情況下恢復正常操作�？傮w而言，Microchip估計PolarFire FPGA的靜態(tài)功耗僅為基于SRAM的FPGA的10%。 Microchip采用的非易失性技術(shù)方法在FPGA制造中是獨特的，但低端FPGA市場(chǎng)的另一個(gè)主要供應商萊迪思也采用了新的工藝技術(shù)，以實(shí)現低靜態(tài)功耗。 萊迪思Nexus平臺的FPGA采用由三星開(kāi)發(fā)的完全耗盡絕緣體上硅（FD-SOI）技術(shù)，這與用于制造大多數半導體的體硅CMOS工藝類(lèi)似。與Microchip不同，萊迪思使用易失性SRAM技術(shù)：每次上電時(shí)，存儲在內部或外部配置存儲器中的比特流對 FPGA 進(jìn)行編程。 與傳統SRAM體硅工藝技術(shù)相比，采用FD-SOI技術(shù)可大幅降低 SRAM 單元的漏電流。FD-SOI 技術(shù)采用超薄埋氧層，可形成非常小且高效的通道。如圖 3 所示，該技術(shù)具有較低的寄生電容和漏電流。此外，由于易受粒子撞擊的區域（圖3中的橙色部分）更小，該單元的軟錯誤率通常比體硅SRAM低約100倍。
圖 3：萊迪思 FD-SOI 技術(shù)具有超薄埋氧層，可顯著(zhù)降低寄生電容 FD-SOI 技術(shù)的另一個(gè)優(yōu)勢是可以控制體偏壓，從而調整 FPGA 以實(shí)現低功耗或高性能。位于晶體管體上的體電阻使開(kāi)發(fā)人員能夠在操作過(guò)程中控制晶體管的強度。體偏壓控制可通過(guò)萊迪思開(kāi)發(fā)環(huán)境進(jìn)行編程，可根據應用的功率和熱約束選擇高性能模式或低功耗模式。 萊迪思估計，在 Nexus FD-SOI 平臺上制造的 FPGA 的功耗比同類(lèi)競爭 FPGA 低 75%。 如何在 FPGA 選擇中考慮靜態(tài)功耗 必須正確看待工藝技術(shù)對 FPGA 選擇的影響：功耗只是電子設計中經(jīng)典的功耗/性能/面積/成本 (PPAC) 權衡的一部分。靜態(tài)功耗只是功耗方程的一個(gè)元素，而動(dòng)態(tài)功耗在總功耗中所占的比例比靜態(tài)功耗更大。 盡管如此，Microchip 和萊迪思在 FPGA 制造工藝中引入的創(chuàng )新可大幅降低靜態(tài)功耗，并增強了低端和中端 FPGA 在基于 AI 和許多其他應用中的吸引力。 |
