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SynplifyPro軟件簡(jiǎn)介 SynplifyPro 針對復雜可編程邏輯設計的功能強大的 FPGA 綜合工具 Synplify Pro 是 Synplicity 公司的 FPGA 綜合軟件。在2001年，DataQquest 的數據統計中，Synplify Pro 占 FPGA 綜合市場(chǎng)第一名。Synplify Pro 的客戶(hù)遍布于通訊、半導體、航空/航天、計算機和軍用電子等諸多應用領(lǐng)域，如Philips、Agilent、Cicso、Lockheed Martin、GE、Siemens、Lucent、 Nortel 和 Ericsson等共兩千六百多家用戶(hù)。 1. 目標市場(chǎng) 提供更高的綜合頻率和更小的器件面積 最短的開(kāi)發(fā)周期，增強用戶(hù)的競爭力 2. 特點(diǎn) 簡(jiǎn)單易用 運行速度快 綜合效果好 調試能力強 3. 產(chǎn)品描述 高性能的 FPGA 綜合技術(shù)隨著(zhù)系統復雜性的增強，可編程邏輯的復雜性也隨之增加。高密度的 FPGA 現在已經(jīng)達到幾百萬(wàn)門(mén)的規模，速度也在 200MHZ 以上。這種復雜的設計的設計周期，開(kāi)銷(xiāo)和 FPGA 設計工具都承受到了巨大壓力。SynplifyPro所獨有的特性和極快的運算速度使它成為業(yè)界的最流行的也是最強力的綜合工具，而且還附加了調試于優(yōu)化功能。用 SynplifyPro 可以提高您的FPGA設計的性能，縮短開(kāi)發(fā)的時(shí)間。如果對項目管理有進(jìn)一步的要求，例如，管理一個(gè)設計的不同版本，SynplifyPro 也提供了這樣的功能。 特有的 Retiming 技術(shù) SynplifyPro 包含了一個(gè)強大的新的功能來(lái)對電路的時(shí)序做優(yōu)化。通過(guò)選擇一個(gè)開(kāi)關(guān)我們可以讓SynplifyPro自動(dòng)的移動(dòng)寄存器之間的組合邏輯以達到寄存器之間路徑延遲的平衡，這樣通�？梢蕴岣唠娐返男阅�20%以上。Retiming 可以作為一個(gè)全局的選項，也可以只針對部分的電路。 可視化的結果 功能強大的圖形用戶(hù)界面里包括了項目瀏覽器，命令行輸入窗可以支持擴展TCL命令集，日志窗可以顯示不同版本的綜合結果，并且可以支持BATCH 模式運行 SynplifyPro 的功能特點(diǎn) 特有的 B.E.S.T 算法和傳統的工具相比在極短的時(shí)間內對整個(gè)設計做優(yōu)化 快速的編譯時(shí)間很大的設計也只需要數分鐘 SCOPE 對設計多層次的約束使設計者能夠完全控制綜合過(guò)程 設計語(yǔ)言的支持支持VerilogHDL,VHDL及混合語(yǔ)言的設計 語(yǔ)言的敏感編輯器可以自動(dòng)對 VERILOG 和 VHDL 進(jìn)行語(yǔ)法檢查 自動(dòng)識別 RAM減少了手工例化 RAM 的麻煩 第三方工具的接口可以和流行的仿真工具和輸入工具之間實(shí)現互相標識 有限狀態(tài)機開(kāi)發(fā)器自動(dòng)選擇狀態(tài)機的最優(yōu)編碼方式以達到最快的性能 自動(dòng) Retiming自動(dòng)在組合邏輯中移動(dòng)寄存器以平衡延遲提高性能 狀態(tài)機視圖快速調試和查看設計中的所有的狀態(tài)機 乘法器和 ROM 的優(yōu)化自動(dòng)對 ROM 和乘法器做流水線(xiàn)以達到更快的性能 創(chuàng )建探針允許把任何信號連到芯片的引腳做測試而不改變源碼 關(guān)鍵路徑的互相標識可以在第三方工具的時(shí)序報告和 HDL 分析器中互相標識 HDL 分析器 寄存器傳輸級的分析調試工具從 HDL 代碼中產(chǎn)生 RTL 模塊框圖，幫助識別關(guān)鍵路徑和調試電路功能 ·強力的 SynplifyPro 綜合技術(shù) SynplifyPro 帶來(lái)了無(wú)與倫比的電路性能和最有效的可編程設計的資源利用率。和Synplify相同，SynplifyPro的核心算法是Synplicity的 B.E.S.T算法,并且也包括了SCOPE――多級圖形約束編輯器來(lái)控制結果。 功能強大簡(jiǎn)單易用的HDL Analyst 是RTL圖形分析和調試的工具,它可以提供門(mén)級和更高層的視圖，而且可以連接到HDL的源代碼。用HDL Analyst 可以方便快速的調試HDL源代碼來(lái)提高性能。 ·有限狀態(tài)機開(kāi)發(fā)器 SynplifyPro的一個(gè)非常有用的特性就是它的FSM EXPLORER,增強的有限狀態(tài)機編譯器（FSM compiler）. FSM EXPLORER可以自動(dòng)的識別有限狀態(tài)機并且對狀態(tài)機的不同編碼方式做評估，然后根據約束條件選擇最佳的編碼方式。FSM可以被顯示成狀態(tài)轉移圖使結果更加易讀。這種圖形界面對調試非常有用。 ·流水線(xiàn) 可以提高算術(shù)操作的性能。SynplifyPro可以自動(dòng)的移動(dòng)ROM和乘法器內部的寄存器來(lái)創(chuàng )造流水線(xiàn)。 ·Amplify Physical Optimizer Amplify Physical Optimizer 是SynplifyPro的一個(gè)選項，它可以盡可能好的發(fā)揮FPGA的性能。作為業(yè)界的第一個(gè)也是唯一的一個(gè)物理綜合器，Amplify 可以利用RTL圖來(lái)對設計做出物理約束,這種同時(shí)考慮布局和邏輯優(yōu)化的新的算法比單獨做邏輯綜合最多可以提高40%以上的性能。 ·設計工具接口 SynplifyPro和很多仿真器如NC-VERILOG, NC-VHDL, Active-hdl, Modelsim及speedwave 等許多仿真器都有接口，并且集成了布局布線(xiàn)工具的接口如 Actel, Altera,Atmel, Cypress, Lattice, Lucent, QuickLogic, Triscend及Xilinx. 下載： 
synplicity.PDF
(1.29 MB)
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