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簡(jiǎn)介 Verilog-2001具有靜態(tài)和自動(dòng)的任務(wù)和函數。在一個(gè)模塊實(shí)例中，會(huì )為一個(gè)任務(wù)或函數的所有調用分配相同的存儲空間。自動(dòng)的任務(wù)和函數則為每一個(gè)實(shí)例分配唯一的、棧式存儲空間。 SystemVerilog加入了在靜態(tài)任務(wù)和函數中聲明自動(dòng)變量以及在自動(dòng)任務(wù)和函數中聲明靜態(tài)變量的能力。 SystemVerilog還加入了： 為聲明任務(wù)和函數端口提供了更多的能力函數和輸出和雙向端口void函數無(wú)需一個(gè)begin...end塊或fork...jion塊就可以在一個(gè)任務(wù)或函數中使用多條語(yǔ)句的能力在到達任務(wù)或函數的結尾之前從任務(wù)或函數返回的能力通過(guò)引用而不是值來(lái)傳遞參數的能力根據名字而不是位置來(lái)傳遞參數值得能力缺省的參數值通過(guò)直接編程接口（DPI）導入和導出函數的能力 下載： 
system verilog 中文.rar
(2.16 MB)
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