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如何設計pcb板的高速電路，主要從以下幾方面來(lái)考慮： 時(shí)序配合考慮 如今的電子產(chǎn)品大多運行在100 MHz甚至更高的頻率，諸如RAM，CPU，FPGA，ASIC以及隨機邏輯等，所有這些都是對時(shí)序要求很強的器件，如果它們之間時(shí)序的配合不符合指定要求，那么就很容易導致系統工作紊亂，因此對高速電路設計應該考慮的第一個(gè)問(wèn)題就應是時(shí)序配合問(wèn)題。 時(shí)序配合主要體現在：信號的建立時(shí)間和保持時(shí)間違反標準、最小脈寬不符合要求以及系統中有多相時(shí)鐘時(shí)所造成的相位重疊等。在高速電路設計中，信號的周期一般只有ns級的寬度，此時(shí)要保證時(shí)鐘信號與數據信號之間做到準確的配合已非易事，再加之器件本身或多或少的會(huì )存在各種參數的漂移、分散等等，就更難以實(shí)現不同時(shí)序信號之間的相互配合。針對以上所言，對高速電路的設計首先應考慮設計前的功能仿真驗證，從理論上認真分析各個(gè)信號所到之處能否滿(mǎn)足預期指標。其次是核對時(shí)序電路中各器件是否滿(mǎn)足自身的時(shí)序要求，對所有涉及到的器件都應使用高頻測試儀器認真核對、校驗器件自身的各個(gè)參數。 信號完整性考慮 任何電路設計之前都應考慮到電路設計完成之后系統中各信號的完整性，即SI（Signal Integrity），也稱(chēng)為信號質(zhì)量。在高速電路設計中這一點(diǎn)更加重要，如果事先沒(méi)有加以充分考慮，就很容易造成系統中各信號質(zhì)量嚴重受損，或者說(shuō)信號的完整性很容易就會(huì )遭到破壞。下列幾種情況即是在對高速電路設計中影響信號完整性的幾種表現。 1 信號之間的串繞 串繞的表現形式可由圖2來(lái)說(shuō)明，當一根信號線(xiàn)上有交變的電流通過(guò)時(shí)，周?chē)蜁?huì )產(chǎn)生交變的磁場(chǎng)，而處于交變磁場(chǎng)中的導線(xiàn)則會(huì )感應出一定的電壓信號，這樣與之相鄰的信號線(xiàn)上就會(huì )感應出相關(guān)的電壓信號，造成2根信號線(xiàn)相互影響，從而導致導線(xiàn)中信號的質(zhì)量下降。信號線(xiàn)之間串繞的大小主要取決于磁場(chǎng)變化的速率（一般由驅動(dòng)信號上升和下降沿的變化律來(lái)決定）、周?chē)橘|(zhì)的介電特性及布線(xiàn)之間的距離等。 2 信號的過(guò)沖與下沖 影響信號完整性的另一個(gè)表現是信號線(xiàn)中出現的過(guò)沖與下沖電平信號，這些信號有時(shí)遠遠超過(guò)電源電壓范圍，嚴重時(shí)會(huì )造成對器件的損壞。過(guò)沖與下沖的來(lái)源一般有2方面：走線(xiàn)過(guò)長(cháng)和信號的電平信號轉換太快。 3 信號延時(shí) 過(guò)多信號的延時(shí)會(huì )導致電路的時(shí)序出錯和功能混亂。信號延時(shí)一般表現為信號在邏輯電平的高與低門(mén)限之間變化時(shí)沒(méi)有及時(shí)的跳變，因而電平信號會(huì )保持較長(cháng)時(shí)間的恒定，使信號電平轉換滯后。信號延時(shí)產(chǎn)生的原因是驅動(dòng)過(guò)載或者是走線(xiàn)過(guò)長(cháng)。 4 信號振蕩 信號震蕩表現為信號在邏輯電平的高與低門(mén)限之間變化時(shí)不成單調變化趨勢，而是出現來(lái)回的震蕩。設計電路時(shí)如果系統中信號線(xiàn)走線(xiàn)過(guò)長(cháng)、負載過(guò)重或信號與信號之間出現串繞都會(huì )造成這種現象發(fā)生。 |
