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歷經(jīng)四年的開(kāi)發(fā)和一年的試用版本測試，賽靈思（Xilinx）可編程顛覆之作Vivado設計套件終于震撼登場(chǎng)，并通過(guò)其早期試用計劃開(kāi)始向客戶(hù)隆重推出。賽靈思公司全球高級副總裁，亞太區執行總裁湯立人（Vincent Tong）認為，以IP及系統為中心的Vivado設計套件將是“顛覆性”的，表明了賽靈思致力于在未來(lái)十年加速“All Programmable”器件設計生產(chǎn)力的堅定信念。 一個(gè)令人興奮的新時(shí)代 賽靈思此番將“All Programmable”作為核心價(jià)值理念寫(xiě)進(jìn)了公司的LOGO，那么，何為“All Programmable”？湯立人對此解釋說(shuō)，就28nm工藝而言，賽靈思開(kāi)發(fā)出了許多類(lèi)型的可編程技術(shù)，從邏輯和IO、軟件可編程ARM處理系統、3D-IC、模擬混合信號（AMS）、系統到IC設計工具以及IP等。賽靈思將上述可編程技術(shù)進(jìn)行不同組合，然后集成到“All Programmable”器件中，如目前發(fā)貨的基于堆疊硅片互聯(lián)技術(shù)（SSIT）的Virtex-7 2000T FPGA、Zynq-7000可擴展處理平臺（EPP）、以及支持高級模擬混合信號（AMS）、高性能SERDES和PLL到可編程數據轉換器資源的FPGA等。 
圖1：Vivado可將生產(chǎn)力提升至原來(lái)的4倍 “All Programmable”器件，將使設計團隊不僅能夠為他們的設計編程定制邏輯，而且也可以基于A(yíng)RM和賽靈思處理子系統、算法和I / O進(jìn)行編程�？傊�，這是一個(gè)全面的、系統級的器件。湯立人說(shuō)，“未來(lái)‘All Programmable’器件要比可編程邏輯設計更多，它們將是可編程的系統集成，投入的芯片越來(lái)越少，而集成的系統功能卻越來(lái)越多�！� 他同時(shí)還表示，在利用“All Programmable”器件創(chuàng )建系統的時(shí)候，設計者所面臨的是一套全新的集成和實(shí)現設計生產(chǎn)力的瓶頸問(wèn)題。從集成的角度講，包括集成算法C和寄存器傳輸級（RTL）的IP；混合了DSP、嵌入式、連接和邏輯域；驗證模塊和“系統”，以及設計和IP的重用等。實(shí)現的瓶頸則包括芯片規劃和分層；多領(lǐng)域和大量的物理優(yōu)化；多元的“設計”與“時(shí)序”收斂；和后期的ECO和設計變更的連鎖效應。正是為了解決集成和實(shí)現的瓶頸，使用戶(hù)能夠充分利用這些“All Programmable”器件的系統集成能力，賽靈思打造了全新Vivado設計套件。
圖2：快速驗證的以IP為中心的集成 Vivado是什么？ 賽靈思方面稱(chēng)，Vivado設計套件包括高度集成的設計環(huán)境和新一代系統到IC級別的工具，這些均建立在共享的可擴展數據模型和通用調試環(huán)境基礎上。這也是一個(gè)基于A(yíng)MBA AXI4 互聯(lián)規范、IP-XACT IP封裝元數據、工具命令語(yǔ)言（TCL）、Synopsys 系統約束（SDC）等有助于根據客戶(hù)需求量身定制設計流程并符合業(yè)界標準的開(kāi)放式環(huán)境。賽靈思構建的Vivado工具將各類(lèi)可編程技術(shù)結合在一起，可擴展實(shí)現多達1億個(gè)等效ASIC門(mén)的設計。 為了解決集成的瓶頸問(wèn)題，Vivado IDE采用了用于快速綜合和驗證C語(yǔ)言算法IP的ESL設計、實(shí)現重用的標準算法和RTL IP封裝技術(shù)、標準IP封裝和各類(lèi)系統構建塊的系統集成、可將仿真速度提高3倍的模塊和系統驗證功能，以及可將性能提升百倍以上的硬件協(xié)同仿真功能。 為了解決實(shí)現的瓶頸，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升了3-15 倍，且為SystemVerilog提供業(yè)界領(lǐng)先支持的邏輯綜合工具、速度提升了4倍且確定性更高的布局布線(xiàn)引擎、以及通過(guò)分析技術(shù)可最小化時(shí)序、線(xiàn)長(cháng)、路由擁堵等多個(gè)變量的“成本”函數。此外，增量式流程能讓工程變更通知單（ECO）的任何修改只需對設計的一小部分進(jìn)行重新實(shí)現就能快速處理，同時(shí)確保性能不受影響。最后，Vivado工具通過(guò)利用最新共享的可擴展數據模型，能夠估算設計流程各個(gè)階段的功耗、時(shí)序和占用面積，從而達到預先分析，進(jìn)而優(yōu)化自動(dòng)化時(shí)鐘門(mén)等集成功能。
圖3：確定性設計收斂 賽靈思方面始終強調說(shuō)，開(kāi)發(fā) Vivado 設計套件的目的是為客戶(hù)提供一種具有完整系統可編程功能的新型工具套件，該套件遠遠超越了賽靈思為時(shí)甚久的旗艦型ISE設計套件。為幫助客戶(hù)順利過(guò)渡到Vivado設計套件的使用，賽靈思將繼續堅定地為采用7系列及更早期的賽靈思FPGA技術(shù)的客戶(hù)提供ISE支持。今后Vivado設計套件將成為賽靈思的旗艦設計環(huán)境，支持所有7系列器件及賽靈思未來(lái)器件。 湯立人預計，一旦客戶(hù)啟用Vivado設計套件，就會(huì )立即體會(huì )到其相對于ISE的優(yōu)勢。他說(shuō)，“與同類(lèi)競爭工具相比，Vivado設計套件的運行時(shí)間可縮短4倍，能夠顯著(zhù)提升用戶(hù)的設計生產(chǎn)力。同時(shí)該設計套件純熟地運用了多種業(yè)界標準，諸如 System Verilog、SDC（Synopsys 設計約束）、C/C++/System C、ARM AMBA AXI-4互聯(lián)、互動(dòng)TCL（工具命令語(yǔ)言）腳本。Vivado 設計套件的其它突出優(yōu)勢包括為Vivado的眾多報告和設計視圖提供全面的交叉探測功能、預計將于2012年推出的高級圖形化IP集成功能、首款得到FPGA廠(chǎng)商全面支持的商用高層次綜合技術(shù)（C++到HDL綜合）。 Vivado設計套件2012.1版本現已作為早期試用計劃的一部分推出，今夏早些時(shí)候將公開(kāi)發(fā)布2012.2版本，今年晚些時(shí)候還將推出WebPACK。目前采用ISE設計套件版本的客戶(hù)將免費獲得最新Vivado設計套件版本和IDS。賽靈思承諾將繼續為針對7系列及早期產(chǎn)品設計的客戶(hù)提供ISE設計套件支持。 |
