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1 異步FIFO介紹 在現代的集成電路芯片中，隨著(zhù)設計規模的不斷擴大，一個(gè)系統中往往含有數個(gè)時(shí)鐘。多時(shí)鐘域帶來(lái)的一個(gè)問(wèn)題就是，如何設計異步時(shí)鐘之間的接口電路。異步FIFO（First In First Out）是解決這個(gè)問(wèn)題一種簡(jiǎn)便、快捷的解決方案。使用異步FIFO可以在兩個(gè)不同時(shí)鐘系統之間快速而方便地傳輸實(shí)時(shí)數據。在網(wǎng)絡(luò )接口、圖像處理等方面，異步FIFO得到了廣泛的應用。 異步FIFO是一種先進(jìn)先出的電路，使用在需要產(chǎn)時(shí)數據接口的部分，用來(lái)存儲、緩沖在兩個(gè)異步時(shí)鐘之間的數據傳輸。在異步電路中，由于時(shí)鐘之間周期和相位完全獨立，因而數據的丟失概率不為零。如何設計一個(gè)高可靠性、高速的異步FIFO電路便成為一個(gè)難點(diǎn)。本文介紹解決這一問(wèn)題的一種方法。 
由圖1可以看出：整個(gè)系統分為兩個(gè)完全獨立的時(shí)鐘域——讀時(shí)鐘域和寫(xiě)時(shí)間域；FIFO的存儲介質(zhì)為一塊雙端口RAM，可以同時(shí)進(jìn)行讀寫(xiě)操作。在寫(xiě)時(shí)鐘域部分，由寫(xiě)地址產(chǎn)生邏輯產(chǎn)生寫(xiě)控制信號和寫(xiě)地址；讀時(shí)鐘部分由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號和讀地址。在空/滿(mǎn)標志產(chǎn)生部分，由讀寫(xiě)地址相互比較產(chǎn)生空/滿(mǎn)標志。 2 異步FIFO的設計難點(diǎn) 設計異步FIFO有兩個(gè)難點(diǎn)：一是如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩態(tài)；二是如何正確地設計空、滿(mǎn)以及幾乎滿(mǎn)等信號的控制電路。 下面闡述解決問(wèn)題的具體方法。 2.1 亞穩態(tài)問(wèn)題的解決 在數字集成電路中，觸發(fā)器要滿(mǎn)足setup/hold的時(shí)間要求。當一個(gè)信號被寄存器鎖存時(shí)，如果信號和時(shí)鐘之間不滿(mǎn)足這個(gè)要求，Q端的值是不確定的，并且在未知的時(shí)刻會(huì )固定到高電平或低電平。這個(gè)過(guò)程稱(chēng)為亞穩態(tài)（Metastability）。圖2所示為異步時(shí)鐘和亞穩態(tài)，圖中clka和clkb為異步時(shí)鐘。
亞穩態(tài)必定會(huì )發(fā)生在異步FIFO中。圖中在異步FIFO中，電路外部的輸入和內部的時(shí)鐘之間是毫無(wú)時(shí)間關(guān)系的，因此setup/hold沖突是必然的；同在電路內部的兩個(gè)沒(méi)有關(guān)系的時(shí)鐘域之間的信號傳遞，也必須會(huì )導致setup/hold沖突。 雖然亞穩態(tài)是不可避免的，但是，下面的設計改進(jìn)可以將其發(fā)生的概率降低到一個(gè)可以接受的程度。 ①對寫(xiě)地址/讀地址采用格雷碼。由實(shí)踐可知，同步多個(gè)異步輸入信號出現亞穩態(tài)的概率遠遠大于同步一個(gè)異步信號的概率。對多個(gè)觸發(fā)器的輸出所組成的寫(xiě)地址/讀地址可以采用格雷碼。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩態(tài)的產(chǎn)生。 ②采用觸發(fā)器來(lái)同步異步輸入信號，如圖3中的兩極觸發(fā)器可以將出現亞穩態(tài)的幾率降低到一個(gè)很小的程度。但是，正如圖3所示，這種方法同時(shí)帶來(lái)了對輸入信號的一級延時(shí)，需要在設計時(shí)鐘的時(shí)候加以注意。
2.2 空/滿(mǎn)標志的產(chǎn)生 空/滿(mǎn)標志的產(chǎn)生FIFO的核心部分。如何正確設計此部分的邏輯，直接影響到FIFO的性能。 空/滿(mǎn)標志產(chǎn)生的原則是：寫(xiě)滿(mǎn)不溢出，讀空不多讀。即無(wú)論在什么進(jìn)修，都不應出現讀寫(xiě)地址同時(shí)對一個(gè)存儲器地址操作的情況。在讀寫(xiě)地址相等或相差一個(gè)或多個(gè)地址的時(shí)候，滿(mǎn)標志應該有效，表示此時(shí)FIFO已滿(mǎn)，外部電路應對FIFO發(fā)數據。在滿(mǎn)信號有效時(shí)寫(xiě)數據，應根據設計的要求，或保持、或拋棄重發(fā)。同理，空標志的產(chǎn)生也是如此，即： 空標志<=(|寫(xiě)地址-讀地址|<=預定值)AND（寫(xiě)地址超前讀地址） 滿(mǎn)標志<=（|寫(xiě)地址-讀地址|<=預定值）AND(讀地址超前寫(xiě)地址) 最直接的做法是，采用讀寫(xiě)地址相比較來(lái)產(chǎn)生空滿(mǎn)標志。如圖4所示，當讀寫(xiě)地址的差值等于一個(gè)預設值的時(shí)候，空/滿(mǎn)信號被置位。這種實(shí)現方法邏輯簡(jiǎn)單，但它是減法器形成的一個(gè)比較大的組合邏輯，因而限制了FIFO的速度。所以，一般只采用相等不相等的比較邏輯，避免使用減法器。
圖5是另外一種常用的設計，比較器只對讀寫(xiě)地址比較是否相等。在讀寫(xiě)地址相等的時(shí)候有兩種情況：滿(mǎn)或者空。所以，附加了一個(gè)并行的區間判斷邏輯來(lái)指示是空還是滿(mǎn)。這個(gè)區間判斷邏輯將整個(gè)地址空間分為幾個(gè)部分，以指示讀寫(xiě)地址的相對位置。這種做法提高了整個(gè)電路的速度，但是也有其缺點(diǎn)。主要是直接采用讀寫(xiě)地址等于不等于的比較邏輯來(lái)進(jìn)行空/滿(mǎn)標志的判斷，可以帶來(lái)誤判。
3 新穎的FIF0空/滿(mǎn)標志控制邏輯 3.1 對讀寫(xiě)地址的分析 由以上對FIFO的分析可以看出，由地址直接相減和將地址相互比較產(chǎn)生空/滿(mǎn)標志都不可取。如何簡(jiǎn)單地進(jìn)行直接比較，又不提高邏輯的復雜程度呢？對地址加延時(shí)可以做到這一點(diǎn)。設讀地址為Rd_bin_addr，用讀地址Rd_addr產(chǎn)生讀地址的格雷碼Rd_next_gray_addr,將Rd_next_gray_addr延一拍得到Rd_gray_addr,再將Rd_gray_addr延一拍得到Rd_last_gray_addr。在絕對時(shí)間上，Rd_next_gray_addr、Rd_gray_addr、Rd_last_gray_addr這些地址先后關(guān)系，從大到小排列，并且相差一個(gè)地址，如圖6所示。
寫(xiě)地址的格雷碼的產(chǎn)生也與此類(lèi)似，即：Wt_next_gray_addr、Wt_gray_addr、Wt_last_gray_addr。利用這6個(gè)格雷碼進(jìn)行比較，同時(shí)加上讀寫(xiě)使能，就能方便而靈活地產(chǎn)生空/滿(mǎn)標志。 以空標志Empty的產(chǎn)生為例，當讀寫(xiě)格雷碼地址相等或者FIFO內還剩下一個(gè)深度的字，并且正在不空的情況下執行讀操作，這時(shí)Emptr標志應該置為有效（高電平有效）。 即EMPTY<=(Rd_gray_addr=Wt_gray_addr)and(Read_enable=1)或EMPTY<=(Rd_next_gray_addr=Wt_gray_addr)and(Read_enable=1) 同理可類(lèi)推滿(mǎn)標志的產(chǎn)生邏輯。 3.2 基于延時(shí)格雷碼的FIFO標志產(chǎn)生邏輯 圖7是使用上述思想設計的地址產(chǎn)生和標志產(chǎn)生的邏輯。首先，在地址產(chǎn)生部分，將產(chǎn)生的格雷碼地址加一級延時(shí)，利用其前一級地址與當前的讀地址作比較。其次，在空/滿(mǎn)標志有效的時(shí)候，采用了內部保護機制，不使讀/寫(xiě)地址進(jìn)一步增加而出現讀寫(xiě)地址共同對一個(gè)存儲單元操作的現象。
3.3 仿真信號波形 利用圖7電路設計的思想構造了一個(gè)256×8的FIFO，用MODELSIM進(jìn)行仿真。圖8為系統中主要信號對讀空情況的仿真波形。 圖8中，WDATA為寫(xiě)數據，RDATA為讀數據，WCLK為寫(xiě)時(shí)鐘，RCLK為讀時(shí)鐘，REMPTY為空信號，AEMPTY的幾乎空信號，RPTR為讀地址WPTR為寫(xiě)地址，RGNEXT為下一位讀地址格雷碼，RBIN讀地址二進(jìn)制，RBNEXT為下一位讀地址的二進(jìn)制碼。 由圖8可以看出，由于讀時(shí)鐘高于寫(xiě)時(shí)鐘，讀地址逐漸趕上寫(xiě)地址，其中由AEMPTY信號指示讀地址和寫(xiě)地址的接近程度。當這個(gè)信號足夠長(cháng)而被觸發(fā)器捕捉到時(shí)，真正的空信號REMPTY有效。 4 電路優(yōu)點(diǎn)的分析 由圖7可見(jiàn)，該電路最大的瓶頸為二進(jìn)制到格雷碼和比較器的延時(shí)之和。由于這兩個(gè)組合邏輯的延時(shí)都很小，因此該電路的速度很高。經(jīng)測試，在Xilinx的FPGA中，時(shí)鐘頻率可達140MHz。另外，由于將異步的滿(mǎn)信號加了一級鎖存，從而輸出了可靠而穩定的標志。 5 總結 在實(shí)際工作中，分別用圖4、圖5與圖7中所示的邏輯實(shí)現了一個(gè)256×8的FIFO。綜合工具為SYNPLIFY7.0，由Foundation Series 3.3i布局布線(xiàn)后燒入Xilinx公司的WirtexEV100ECS144。三者的性能指標比較見(jiàn)表1。 表1 三種不同設計的比較
由表1可知，圖7所示的異步FIFO的電路速度高，面積小，從而降低了功耗，提高了系統的穩定性 參考文獻 1. clifford E Cummings Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs 2. Shirish Sathaye.Ramakrishnan K K.Henry Yang FIFO Design for a High-speed Network Interface 1994 3. Seitz C L Introduction to VLSI Systems 1980 4. 沙燕萍.皇甫偉.曾烈光 異步FIFO的VHDL設計 [期刊論文] -電子技術(shù)應用2001(6) 作 者： 東南大學(xué) 吳自信 張嗣忠 來(lái) 源： 單片機與嵌入式系統應用 |
