|
1 引言 近年來(lái)。多通道面陣CCD相機在氣象觀(guān)測、環(huán)境檢測、海洋遙感和資源調查等領(lǐng)域獲得了廣泛的應用。而在CCD的應用技術(shù)中，尤其是高速、多通道CCD的應用中，CCD驅動(dòng)時(shí)序的產(chǎn)生和信號的實(shí)時(shí)輸出是兩個(gè)非常關(guān)鍵的問(wèn)題。高速、多通道CCD器件的驅動(dòng)時(shí)序通常是一組周期性且關(guān)系比較復雜的脈沖信號，它是影響CCD器件性能的一個(gè)重要因素；而產(chǎn)生的多組像元信號如何正確的轉換成一幀完整圖像，也必須根據實(shí)際的硬件要求而采取不同的設計方案。 本文在分析了Sarnoff公司的VCCD512H型幀轉移面陣CCD芯片的特性和工作過(guò)程后，結合整個(gè)CCD相機電子系統的要求，完成了基于FPGA技術(shù)的驅動(dòng)時(shí)序發(fā)生器與數據緩存器的一體化設計。即在一塊FPGA芯片上實(shí)現對時(shí)序與數據緩存系統的控制。最后針對Xiling公司的FPGA器件XQ2V3000對設計進(jìn)行了配置及仿真，從而驗證了該設計方案的可行性。 2 驅動(dòng)時(shí)序發(fā)生器與數據緩存器一體化設計原理 2．1 CCD器件結構及工作原理 美國Sarnoff公司的VCCD512H是背照型幀轉移面陣CCD，它由兩個(gè)感光區、兩個(gè)存儲區和讀出寄存器構成。每個(gè)感光區(或存儲區)包含8個(gè)子陣列。每個(gè)子陣列含有256(行)x64(列)個(gè)有效像元，整個(gè)像面則由16個(gè)子陣列，共512x512個(gè)有效像元構成，我們在應用中，對像元做了水平方向‘二合一’處理，使得整個(gè)像面共由512x256個(gè)有效像元構成．最終16路信號并行輸出。 
圖1 VCCD512H芯片結 電荷移動(dòng)方向如圖1中箭頭所示，先由感光區轉移到存儲區(AI，A2，A3為幀轉移控制信號)，再由存儲區轉移到讀出寄存器(Bl，B2，B3為行轉移控制信號)．而后在讀出控制信號(C1，C2，C3為像元轉移控制信號)的作用下順序讀出。16個(gè)子陣列有各自獨立的讀出寄存器和CDS放大器。信號的輸出方式是16個(gè)端口并行輸出，送到后續的模擬、數字信號處理電路。 2．2 驅動(dòng)時(shí)序分析 由芯片結構可知，CCD的一個(gè)丁作周期分兩個(gè)階段：感光階段和轉移階段。在感光階段，感光陣列接受外界光源照射產(chǎn)生電荷，幀轉移控制信號A不變．感光陣列和幀存儲區之間為阻斷態(tài)，不會(huì )發(fā)生電荷轉移現象；同時(shí)由行轉移控制信號B控制，存儲區中的電荷逐行轉移到轉移寄存器；行轉移時(shí)．像元轉移控制信號c不變，無(wú)像元信號輸出；每行信號中，各像元電荷逐次經(jīng)過(guò)輸出放大器輸出，每讀出一行信號，進(jìn)行一次行轉移。三相CCD中，電荷的轉移是通過(guò)：三相控制電壓按一定順序依次變化來(lái)實(shí)現的。此處，進(jìn)行電荷轉移時(shí)，三相控制時(shí)序依次變化；三相信號不變時(shí)，為阻斷態(tài)。為保證信號電荷的完整轉移， 各相時(shí)序問(wèn)必須保證一定的電平交疊。 在幀轉移階段．幀轉移控制信號A與行轉移控制信號B相同，且一直有效。同時(shí)像元控制信號C也一直有效，但輸出數據無(wú)效。進(jìn)入感光階段，首先進(jìn)行一次行轉移，開(kāi)始信號的輸出．同時(shí)感光區像元進(jìn)入電荷積累。為保證信號讀出的完整性，整幀轉移的行數、輸出的行數、像元數都進(jìn)行了一定的冗余設置。 2．3數據緩存器工作原理 如圖2所示，CCD傳感器為16路并行輸出，每路為256x32x12bit．即8192x12 bit，現采用VHDL硬件描述語(yǔ)言，設計實(shí)現了一種基于片上集成的雙口RAM緩存器。
圖2 時(shí)序發(fā)生器和數據緩存器原理框 本設計中選用的控制器件FPGA為Xilinx公司XQ2V3000，其片內的共有96個(gè)雙口RAM，每個(gè)RAM的深度為16K．而在該系統中為了實(shí)現幀緩存的功能。在設計中采用了兩個(gè)雙口RAM并行連接的方式，從而組合成了16Kx16bit的雙口RAM緩存單元，共占用RAM資源34個(gè)。雙口RAM的寫(xiě)入地址為14位，由寫(xiě)入地址發(fā)生器統一提供，與CCD的驅動(dòng)波形相配合。具體實(shí)現時(shí)是將雙口RAM分成上下兩區(每個(gè)緩沖區共有64x266個(gè)像元)，前一帕周期左邊寫(xiě)上半區，右邊讀下半區；后一幀周期，左邊寫(xiě)下半區時(shí)，右邊讀上半區。其寫(xiě)入過(guò)程為：首先由A、B 三相驅動(dòng)脈沖(共266個(gè)波形)配合，完成A->B的電荷轉移；然后用B波形完成兩次B->C轉移(兩行合并)，再用C波形完成72次串出，其中僅有64個(gè)有效(第3娟像元)，其余為過(guò)掃描，用于行箝位。這一過(guò)程重復133次。(前5次丟棄)。 因為圖像數據的讀出要按預定順序，即512行從上到下，每行256個(gè)像元從左到右。為此，將17個(gè)雙口RAM的輸出作為一個(gè)整體來(lái)考慮，其存儲量為(512x256+128)x12 bit，即131，200x12 bit，需要18位地址，該讀出地址的形成可以用一個(gè)18位計數器和一個(gè)譯碼器完成。 如圖3所示，在幘正程期間，從數據緩存讀出512x256x12bit 的圖像數據，在幀逆程期間，緩存器中的輔助數據緊隨其后被讀出。
圖3緩存器輸出數據時(shí)序圖 3 一體化設計的FPGA實(shí)現及仿真結果 3．1 現場(chǎng)可編程門(mén)陣列(FPGA) 系統中采用容量比較大的FPGA，利用VHDL硬件描述語(yǔ)言完成CCD驅動(dòng)時(shí)序的設計和數據的高速讀寫(xiě)。這種實(shí)現方法可以使采集系統靈活、簡(jiǎn)單、方便．具有很強的可擴展性，可根據需要設計為不同數據寬度、不同容量的數字系統，接口電路簡(jiǎn)潔且不占用系統地址資源，系統移植或升級換代方便，而 且控制簡(jiǎn)單，易于實(shí)現。 3．2 時(shí)序仿真結果 在編程軟件Quartus II集成設計環(huán)境下，用VHDL語(yǔ)言以自上而下的方式，對CCD驅動(dòng)時(shí)序和數據緩存系統進(jìn)行了描述，仿真后得到部分結果如下圖所示。
圖4幀轉移階段的仿真圖 圖4為在幀轉移過(guò)程中，通過(guò)對時(shí)鐘CLK的計數而產(chǎn)生了頻率相同、相位不同的A、B驅動(dòng)脈沖信號，并且通過(guò)后續的示波器檢測得知電平交疊達到了75％以上，滿(mǎn)足技術(shù)手冊的要求。
圖5 RAM選擇地址仿真圖 圖5為RAM選擇地址仿真圖。系統總共有17個(gè)RAM緩存器。并且把每個(gè)RAM分為了上、下兩個(gè)半區。設CEr為16位用來(lái)選擇RAM的位置，其中高8位為上半區，低8位為下半區，并且交替選擇(上半區讀出時(shí)，下半區為寫(xiě)入，反之亦然)。從最終的仿真圖中可以看出，時(shí)序復合設計要求。 4 結束語(yǔ) 本文的創(chuàng )新點(diǎn)在于采用了FPGA技術(shù)設計CCD驅動(dòng)時(shí)序和緩存器電路，使原來(lái)復雜的電路設計變成只需1片FPGA就能完成。同時(shí)它能夠很好地滿(mǎn)足CCD應用向高速、小型化、智能化、低功耗發(fā)展的需求．從而提高了系統的集成度。從時(shí)序仿真結果來(lái)看，該一體化的設計能夠較好的產(chǎn)生器件所需的時(shí)序脈沖及緩存器所需的讀/寫(xiě)地址，并且由于使用了延遲量小的FPGA使得系統可以工作在百兆赫茲的工作頻段，從而增強了電路的抗干擾能力，提高了系統的可靠性與穩定性。 項目經(jīng)濟效益：50萬(wàn)元 作者：孟楠 來(lái)源：《微計算機信息》(嵌入式與SOC)2009年第25卷第6-2期 |
