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作者：Cadence研發(fā)部資深副總裁 徐季平(Chi-Ping Hsu) FinFET技術(shù)是電子行業(yè)的下一代前沿技術(shù)，是一種全新的新型的多門(mén)3D晶體管。和傳統的平面型晶體管相比，FinFET器件可以提供更顯著(zhù)的功耗和性能上的優(yōu)勢。英特爾已經(jīng)在22nm上使用了稱(chēng)為“三柵”的FinFET技術(shù)，同時(shí)許多晶圓廠(chǎng)也正在準備16納米或14納米的FinFET工藝。雖然該技術(shù)具有巨大的優(yōu)勢，但也帶來(lái)了一些新的設計挑戰，它的成功，將需要大量的研發(fā)和整個(gè)半導體設計生態(tài)系統的深層次合作。 FinFET器件是場(chǎng)效應晶體管（FET），名字的由來(lái)是因為晶體管的柵極環(huán)繞著(zhù)晶體管的高架通道，這稱(chēng)之為“鰭”。比起平面晶體管，這種方法提供了更多的控制電流，并且同時(shí)降低漏電和動(dòng)態(tài)功耗。 比起28納米工藝，16納米/14納米 FinFET器件的進(jìn)程可以提高40-50%性能，或減少50%的功耗。一些晶圓廠(chǎng)會(huì )直接在16納米/14納米上采用FinFET技術(shù)，而一些晶圓廠(chǎng)為了更容易地整合FinFET技術(shù)，會(huì )在高層金屬上保持在20nm的工藝。 那么20納米的平面型晶體管還有市場(chǎng)價(jià)值么？這是一個(gè)很好的問(wèn)題，就在此時(shí)，在2013年初，20nm的平面型晶體管技術(shù)將會(huì )全面投入生產(chǎn)而16納米/14納米 FinFET器件的量產(chǎn)還需要一到兩年，并且還有許多關(guān)于FinFET器件的成本和收益的未知變數。但是隨著(zhù)時(shí)間的推移，特別是伴隨著(zhù)下一代移動(dòng)消費電子設備發(fā)展，我們有理由更加期待FinFET技術(shù)。 和其他新技術(shù)一樣，FinFET器件設計也提出了一些挑戰，特別是對于定制/模擬設計。一個(gè)挑戰被稱(chēng)為“寬度量化”，它是因為FinFET元件最好是作為常規結構放置在一個(gè)網(wǎng)格。標準單元設計人員可以更改的平面晶體管的寬度，但不能改變鰭的高度或寬度的，所以最好的方式來(lái)提高驅動(dòng)器的強度是增加鰭的個(gè)數。增加的個(gè)數必須為整數，你不能添加四分之三的鰭。 另一個(gè)挑戰來(lái)自三維技術(shù)本身，因為三維預示著(zhù)更多的電阻的數目（R）和電容（C）的寄生效應，所以提取和建模也相應困難很多。設計者不能再只是為晶體管的長(cháng)度和寬度建模，晶體管內的Rs和Cs，包括本地互連，鰭和柵級，對晶體管的行為建模都是至關(guān)重要的。還有一個(gè)問(wèn)題是層上的電阻。 20納米的工藝在金屬1層下增加了一個(gè)局部互連，其電阻率分布是不均勻的，并且依賴(lài)于通孔被放置的位置。另外，上層金屬層和下層金屬層的電阻率差異可能會(huì )達到百倍數量級。 還有一些挑戰，不是來(lái)自于FinFET自身，而是來(lái)至于16nm及14nm上更小的幾何尺寸。一個(gè)是雙重圖形，這個(gè)是20nm及以下工藝上為了正確光蝕/刻蝕必須要有的技術(shù)。比起單次掩模，它需要額外的mask，并且需要把圖形分解，標上不同的顏色，并且實(shí)現在不同的mask上。布局依賴(lài)效應（LDE）的發(fā)生是因為當器件放置在靠近其他單元或者器件時(shí)，其時(shí)序和功耗將會(huì )受影響。還有一個(gè)挑戰就是電遷移變得更加的顯著(zhù)，當隨著(zhù)幾何尺寸的縮小。 如前所述，上述問(wèn)題將影響影響定制/模擬設計。如果數字設計工程師能夠利用自動(dòng)化的，支持FinFET器件的工具和支持FinFET的單元庫，他或她將發(fā)現，其工作上最大的變化將是單元庫：更好的功耗和性能特性！但是，數字設計工程師也會(huì )發(fā)現新的和更復雜的設計規則，雙圖形著(zhù)色的要求，和更加嚴格的單元和pin位置的限制。最后，有些SoC設計人員還會(huì )被要求來(lái)設計和驗證上百萬(wàn)門(mén)級別的芯片。設計師將需要在更高的抽象層次上工作和大量重復使用一些硅IP。 EDA產(chǎn)業(yè)在研發(fā)上花費了大量的錢(qián)，以解決高級節點(diǎn)上設計的挑戰,事實(shí)上，我們期望，EDA行業(yè)為了20納米，16納米和14納米的總研發(fā)費用可能會(huì )達到十二億美金到十六億美金。從FinFET器件的角度來(lái)看，例如，提取工具必須得到提高，以便能處理Rs和Cs從而更好預測晶體管的性能。這些Rs和Cs不能等待芯片成型后分析 - 他們需要在設計周期的早期進(jìn)行，所以電路工程師和版圖工程師不得不工作得更加緊密，這也是方法學(xué)上很大的一個(gè)變化。 每個(gè)物理設計工具都必須能夠處理幾百條為了16nm/14nm FinFET技術(shù)而帶來(lái)的新的設計規則。這包括布局，布線(xiàn)，優(yōu)化，提取和物理驗證。單元庫也需要利用這些工具進(jìn)行優(yōu)化。所以一個(gè)整合了的先進(jìn)節點(diǎn)的解決方案，將會(huì )使包括定制/模擬和數字設計的任務(wù)變得更加容易。 EDA供應商也是包括晶圓代工廠(chǎng)和IP供應商在內的垂直合作其中的一部分。從EDA和IP開(kāi)發(fā)人員的反饋會(huì )影響進(jìn)程的發(fā)展，這反過(guò)來(lái)又提出了新的要求的工具和IP。例如，在2012年，Cadence公司，ARM和IBM之間三方合作就產(chǎn)生了第一個(gè)14NM的FinFET器件的測試芯片。 16nm/14nm的FinFET技術(shù)將是一個(gè)小眾技術(shù)，或進(jìn)入IC設計的主流？歷史證明，當新的創(chuàng )新出現，人們弄清楚如何使用它們來(lái)創(chuàng )新，往往會(huì )帶來(lái)意想不到的價(jià)值。FinFET技術(shù)將啟用下一個(gè)大的飛躍，為計算機，通信和所有類(lèi)型的消費電子設備帶來(lái)裨益。這就是為什么Cadence公司堅信FinFET技術(shù)將為電子行業(yè)開(kāi)創(chuàng )一個(gè)新紀元，這也是為什么我們致力于為整個(gè)行業(yè)推進(jìn)這項技術(shù)。 
Gate: 柵極 Drain：漏極 Oxide：氧化層 Source：源極 High Dielectric：高介質(zhì)層 Silicon Substrate：硅襯底 Planar Transistor: 平面晶體管 FinFet- Three Fins：鰭型場(chǎng)效應晶體管——三鰭 Cadence FinFet設計流程：
1.標準單元及IP設計 定制設計（Virtuoso） 2.標準單元及IP特征化 3. Encounter 數字實(shí)現 4. 數字設計簽收（QRC, ETS,EPS） |
