|
今天瀏覽網(wǎng)頁(yè)的時(shí)候，看到這么篇文章，感覺(jué)寫(xiě)的還蠻不錯的，就分享給大家了~ 最近也面試了很多FPGA工程師，沒(méi)找到合適，我覺(jué)得很多人從開(kāi)始的時(shí)候就誤入歧途了，對新手學(xué)習FPGA設計我也說(shuō)一點(diǎn)看法吧。我認為要從基礎開(kāi)始做，基礎牢，才有成為高手的可能。 我覺(jué)得有以下幾步必須要走： 第一步：學(xué)習了解FPGA結構，FPGA到底是什么東西，芯片里面有什么，不要開(kāi)始就拿個(gè)開(kāi)發(fā)板照著(zhù)別人的東西去編程。很多開(kāi)發(fā)板的程序寫(xiě)的很爛，我也做過(guò)一段時(shí)間的開(kāi)發(fā)板設計，我覺(jué)得很大程度上，開(kāi)發(fā)板在誤人子弟。不過(guò)原廠(chǎng)提供的正品開(kāi)發(fā)板，代碼很優(yōu)秀的，可以借鑒。只有了解了FPGA 內部的結構才能明白為什么寫(xiě)Verilog和寫(xiě)C整體思路是不一樣的。 第二步：掌握FPGA設計的流程。了解每一步在做什么，為什么要那么做。很多人都是不就是那幾步嗎，有什么奇怪的？呵呵，我想至少有一半以上的人不知道synthesize和traslate的區別吧。 了解了FPGA eepw.com.cn/news/fpga 的結構和設計流程才有可能知道怎么去優(yōu)化設計，提高速度，減少資源，不要急躁，不要去在為選擇什么語(yǔ)言和選擇哪個(gè)公司的芯片上下功夫。語(yǔ)言只是一個(gè)表達的方式，重要的是你的思維，沒(méi)有一個(gè)好的指導思想，語(yǔ)言用得再好，不過(guò)是個(gè)懂語(yǔ)言的人。 第三步：開(kāi)始學(xué)習代碼了。我建議要學(xué)代碼的人都去Altera或Xilinx的網(wǎng)站上下原廠(chǎng)工程師的代碼學(xué)習。不要一開(kāi)始就走入誤區。 個(gè)人愚見(jiàn)，歡迎大家討論。 做fpga主要是要有電路的思想，作為初學(xué)者，往往對器件可能不是熟悉，那么應該對于數字電路的知識很熟悉吧，fpga中是由觸發(fā)器和查找表以及互聯(lián)線(xiàn)等基本結構組成的，其實(shí)在我們在代碼里面能夠看到的就是與非門(mén)以及觸發(fā)器，不要把verilog和c語(yǔ)言等同起來(lái)，根本就是不同的東西，沒(méi)有什么可比性，在寫(xiě)一句程序的時(shí)候應該想到出來(lái)的是一個(gè)什么樣的電路，計數器 選擇器 三態(tài)門(mén)等等，理解時(shí)序，邏輯是一拍一拍的東西，在設計初期想的不是很清楚的時(shí)候可以畫(huà)畫(huà)時(shí)序圖，這樣思路會(huì )更加的清晰，還有就是仿真很重要，不要寫(xiě)完程序就去往fpga中去加載，首先要仿真，尤其是對比較大型一點(diǎn)的程序，想像自己是在做asic，是沒(méi)有二次機會(huì )的，所以一定要把仿真做好，還有很多新手對于語(yǔ)言的學(xué)習不知道選vhdl好還是verilog好，個(gè)人偏好verilog，當然不是說(shuō)vhdl不好，反正寫(xiě)出來(lái)的都是電路，那當然就不要在語(yǔ)言的語(yǔ)法上面花太多的功夫了，verilog 言簡(jiǎn)意賅 assign always case if else 掌握這些幾乎可以寫(xiě)出90%的電路了，上面是我的一些愚見(jiàn)，希望對大家有所幫助 做一塊板子，實(shí)現一個(gè)協(xié)議，先從簡(jiǎn)單入手，譬如RS232，然后到復雜，PCI協(xié)議，然后再設計一些高速的，譬如ddr sdram，基本上你對fpga的了解就已經(jīng)很深了 能搞到51，MEGA,STM32的源碼和相關(guān)庫，就小CASE啦，編譯--》綜合--》下載，OL 學(xué)習FPGA最重要的是要了解綜合和時(shí)序仿真，你熟知你寫(xiě)的每個(gè)進(jìn)程到RTL級中都會(huì )綜合成什么樣的電路，只有這樣你才能使用有限的資源設計出好的邏輯硬件。 |
z_weijun518 發(fā)表于 2013-8-8 21:04 對你有用就好~ |
| 學(xué)習了！謝謝！ |
| THANKS |
| 謝謝， |
