modelsim 仿真時(shí)鐘周期問(wèn)題

mygod22

請教：testbench的時(shí)鐘周期跟modelsim仿真的時(shí)鐘周期不一致問(wèn)題。
我的tesbench是這樣寫(xiě)的，

`timescale 10 ns/ 1 ns
module digital_led_test();
reg Rsetn;
reg clk;                                             
wire [7:0]  CODE;
wire [1:0]  L_EN;

digital_led i1 (
        .CODE(CODE),
        .L_EN(L_EN),
        .Rsetn(Rsetn),
        .clk(clk)
);
initial                                                
begin
clk=0;
Rsetn=0;                                                                                                                 
end
initial
begin
$display("\tclk,\tRsetn,\tCODE[7:0],");
$monitor("\t%b,\t%b,\t%d",clk,Rsetn,CODE[7:0]);
end

always                                                                  
begin
#5 clk=!clk;
#10 Rsetn=1;                                             
end                                                   
endmodule

我的原意是是輸出每5個(gè)周期（5*10ns=50ns）翻轉一次，那么一個(gè)時(shí)鐘周期應該是100ns。
但是modelsim仿真出的clk的波形周期卻和我原意不一樣。
下面是用modelsim仿真的波形。

modelsim仿真理論上不太可能出錯，那么就是我前面的計算方法有問(wèn)題，可能是我理解的問(wèn)題。
請各位大神指教我前面的計算方法哪里出錯了，新手，要是問(wèn)的太低級還請見(jiàn)諒，不吝賜教！先謝過(guò)！

mygod22

自己頂下，期望高手回答！

mygod22

已解決，是我自己對verilog的語(yǔ)法理解不透側。
always                                                                  
begin
#5 clk=!clk;
#10 Rsetn=1;                                             
end
begin-end是串行塊，順序執行了5+10=15個(gè)周期以后clk的值才會(huì )更新，所以才會(huì )有300ns的clk周期出現。用fork-jion并行塊就沒(méi)問(wèn)題了。

mygod22

一個(gè)帖子都是我在自問(wèn)自答

tony02778

謝謝~~~~~~~~~~~~~~~~~~~~~~~~~~~~~`

sardon131

最近剛開(kāi)始搞這個(gè)。。。。
連點(diǎn)頭緒都沒(méi)啊。。。