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介紹了如何利用modelsim提供的FLI(Foreign Language Interface)接口對VHDL設計文件進(jìn)行協(xié)同仿真，給出了協(xié)同仿真的意義以及協(xié)同仿真的程序結構和系統結構。 1 前言 協(xié)同仿真就是利用仿真工具提供的外部接口，用其它程序設計語(yǔ)言(非HDL語(yǔ)言，如c語(yǔ)言等)編程，用輔助仿真工具進(jìn)行仿真。Modelsim提供了與c語(yǔ)言的協(xié)同仿真接口。以Windows平臺為例，用戶(hù)可通過(guò)modelsim提供的c語(yǔ)言接口函數編程，生成動(dòng)態(tài)鏈接庫，由modelsim調用這些動(dòng)態(tài)鏈接庫進(jìn)行輔助仿真，如圖1所示。 圖1 協(xié)同仿真示意圖 2 Modelsim及FLI接口介紹 Modelsim是Model Technology(Mentor Graphics的子公司)的HDL硬件描述語(yǔ)言仿真軟件，可以實(shí)現VHDL、Verilog以及VHDL-Verilog混合設計的仿真。除此之外，Modelsim還能夠與c語(yǔ)言一起對HDL設計文件實(shí)現協(xié)同仿真。同時(shí)，相對于大多數的HDL仿真軟件來(lái)說(shuō)，Modelsim在仿真速度上也有明顯優(yōu)勢。這些特點(diǎn)使Modelsim越來(lái)越受到EDA設計者、尤其是FPGA設計者的青睞。 Modelsim的FLI(Foreign Language Interface)接口，提供了c語(yǔ)言動(dòng)態(tài)鏈接程序與仿真器的接口，可以通過(guò)c語(yǔ)言編程對設計文件進(jìn)行輔助仿真。 3 協(xié)同仿真系統的結構及意義 Modelsim與c語(yǔ)言協(xié)同仿真，一是用于產(chǎn)生測試向量，避免手工編寫(xiě)測試向量的繁瑣;二是可以根據程序計算結果自動(dòng)檢查仿真結果正確與否;三是模擬其它模塊(如RAM)的功能，在系統級對設計文件仿真。實(shí)踐中一般是把一和二結合在一起，用程序產(chǎn)生仿真向量，一方面輸出給設計文件作為輸入，另一方面由程序本身對該向量計算，把得到的結果與仿真器的輸出結果比較，檢查邏輯是否正確，如圖2所示。至于模擬功能，現在已經(jīng)有一些通用芯片的模擬程序，如denali可以模擬RAM的功能。另外，用戶(hù)也可以利用modelsim提供的編程接口自己模擬一些芯片的行為，然后與設計文件連接到一起仿真。 圖2 語(yǔ)言測試程序對VHDL設計文件的協(xié)同仿真結構圖 4 C語(yǔ)言對VHDL設計文件的協(xié)同仿真 4.1 構成框圖 仿真文件的構成如圖3所示，包括HDL文件和動(dòng)態(tài)鏈接庫(即c程序)。圖中c程序對應的VHDL文件要負責聲明對應的動(dòng)態(tài)鏈接庫文件名及初始化函數，另外還可以給出一些調用參數。動(dòng)態(tài)鏈接中用到的輸入輸出信號也要在對應的VHDL文件中聲明。 圖3 仿真文件構成示意圖 例如，假定有一個(gè)DLL文件名為sim.dll，對應的初始化函數為sim_init，有輸入信號in1、in2，輸出信號out1、out2，可以這樣編寫(xiě)對應的VHDL文件 (sim.vhd)： library ieee; use ieee.std_logic_1164.all; entity sim is port( in1：in std_logic; in2：in std logic; out1：out std_logic; out2：out std_logic; ); end entity sire; architecture dll of sim is attribute foreign ：string; attribute foreign of dll ：architecture is "sim_init sim.dll” begin end; 仿真時(shí)，仿真器對頂層的HDL文件進(jìn)行仿真，并根據各VHDL文件的動(dòng)態(tài)鏈接庫聲明來(lái)調用、執行相應的動(dòng)態(tài)鏈接庫。 4.2 動(dòng)態(tài)鏈接庫的程序結構 利用modelsim仿真時(shí)，可根據VHDL文件的聲明，調用DLL文件(如sim.dll)。在VHDL文件中已經(jīng)給出了調用文件(sim.dll)和初始化函數名(如sim_init)，modelsim根據這些信息，調用sim.dll中的sim_init函數，完成初始化工作。初始化包括： �、俪跏蓟肿兞�; �、谠O置VHDL輸入輸出信號與c程序變量的對應關(guān)系; �、墼O置輸出信號的一些初始狀態(tài)(mti_ScheduleDriver); �、茉O置在仿真器重新仿真(restart)和仿真器退出仿真(quit)等情況下執行的一些函數(mti_AddRestartCB和mti_AddQuitCB等)，如釋放動(dòng)態(tài)申請內存等; �、菰O置敏感表，給出在某些信號發(fā)生變化(如時(shí)鐘上升沿等)時(shí)執行的函數。 �、奁渌�。 C程序的設計步驟如下： (1)包含頭文件，包括c程序常用的一些頭文件和modelsim給出的外部語(yǔ)言接口頭文件mti.h。Modelsim給出的外部接口函數說(shuō)明、類(lèi)型定義等都在mti.h中。 (2)定義自己的結構體，這一點(diǎn)主要是為了編程方便，例如輸入輸出信號對應的變量在各函數中基本上都會(huì )用到，可以把這些變量定義成一個(gè)結構，便于參數傳遞。 (3)編寫(xiě)初始化函數 初始化函數的定義為： init_func(mtiReginoIdT region，char *param， mtiInterfaceListT *generics，mtiInterfaceListT *ports) 各參數的意義可以參閱modelsim用戶(hù)手冊。 下面結合上面給出的初始化函數要完成的任務(wù)進(jìn)行詳細說(shuō)明。 a.初始化全局變量(略) b.設置VHDL輸入輸出信號與c程序變量的對應關(guān)系。這是通過(guò)調用mti_FindPort函數實(shí)現的。mti_FindPort函數定義為： mfiSignalIdT mti_FindPort(mtiInterfaceListT *list，char *name); 例如，定義輸入輸出信號對應的結構ip： PortStruct ip; 就可以用： ip_in1=mti_FindPort(ports，"in1"); 來(lái)實(shí)現輸入信號in1與變量in1的對應關(guān)系。 對輸出信號來(lái)說(shuō)，它的目的是產(chǎn)生驅動(dòng)。因此，這些變量(out1和out2)除了要找到對應的輸出信號外，還要驅動(dòng)這些信號。對信號的驅動(dòng)可以通過(guò)調用mti_CreateDriver函數來(lái)實(shí)現。該函數的定義為： mtiDriverIdT mti_CreateDriver(mtiSignalIdT sig); 由于這些變量一般只用于對外驅動(dòng)，因此可以簡(jiǎn)單寫(xiě)成下面的形式： ip.out1 = mti+ CreateDriver(mti_FindPort(ports，"out1")); C.調用mti_ScheduleDriver函數，設置輸出信號的初始狀態(tài)。mti_ScheduleDriver函數的定義為： void mti_ScheduIeDriver(mtiDriverIdT driver，long value，mtiDelayT delay，mtiDriverModeT mode); 其中，driver是輸出信號對應的變量名，如ip.out1和ip.out2;value是要設置(驅動(dòng))的值，如高電平('1'，對應value為3)、低電平('0'，對應value為2)、高阻('z'，對應value為4)、未賦值('U'，對應value為0)等等;delay是從當前時(shí)間開(kāi)始到把信號驅動(dòng)成給定值(value)的等待時(shí)間，單位與仿真器當前使用的最小時(shí)間單位相同;mode為信號模式，有兩個(gè)值可供選擇：MTI_INERTIAL或者是MTI_TRANSPORT，分別對應于標準VHDL語(yǔ)言的INERTIAL和TRANSPORT。例如，設置信號out1的初始狀態(tài)為低電平： mti_ScheduleDriver(ip.out1，2，0，MTI_INERTIAL); d.設置在仿真器重新仿真(運行命令restart)或退出仿真(運行命令quit-sim)等情況下調用的函數。這一部分主要是為了釋放內存或者保存當前狀態(tài)等。以restart為例，假設在程序中用malloc申請了存儲空間buf，在仿真器"restart"時(shí)需要釋放，就可以用以下的函數調用來(lái)注冊： mti_AddRestartCB(free，buf); 注冊后，當仿真器運行命令restart時(shí)就會(huì )調用free(buf)。 其它一些函數可以參照modelsim的用戶(hù)手冊這里不再詳述。 e.設置敏感表，給出在某些信號發(fā)生某些變化時(shí)(如時(shí)鐘上升沿等)執行的函數。例如，在輸入信號in1發(fā)生變化時(shí)，要執行函數in1_change(in1_change為用戶(hù)定義好的函數)，可以這樣定義： processed proc; proc=mti_CreateProcess("P_in 1 change"，in1_change，&ip); mti_Sensitize(proc，ip.in1，MTI_EVENT); 也就是說(shuō)，先創(chuàng )建進(jìn)程，然后設置敏感表。當滿(mǎn)足敏感表的條件時(shí)，仿真器就會(huì )執行該進(jìn)程。 mti_CreateProcess函數的定義為： mtiProcessldT mti_CreateProcess(char *name，mtiVoidFuncPtrT func，void * Param);其中，name是將要在仿真器窗口中顯示的名稱(chēng);func是要執行的函數;后面的param是要傳給func的參數。mti_Sensitize的定義為： void mti_Sensitize(mtiProcessIdT proc，mtiSignalIdT sig，mtiProcessTriggerT when); 其中，proc為調用mti_CreateProcess的返回值;sig為信號名，即VHDL文件的輸入輸出信號對應于C程序的變量;when可以取MTI_EVENT或者M(jìn)TI_ACTIVE兩種值。 4.3 C程序的編譯 對Windows平臺，采用的編譯器是MicrosoftVisual C++，并用如下的命令進(jìn)行編譯： cl -c -I app.c link -dll -export： app.obj modeltech.lib 上面的是modelsim的安裝目錄，是c程序的初始化函數名，如我們給出的sim.c的sim_init。編譯之后就可以生成.dll文件。 仿真向量是用c語(yǔ)言還是用HDL直接產(chǎn)生，要視設計者的應用而定，選取最簡(jiǎn)單的方式。在大多數情況下，用c語(yǔ)言和HDL聯(lián)合生成測試向量會(huì )更方便些。 5 結論 利用Moelsim的FLI功能，用c語(yǔ)言對所設計的模型進(jìn)行功能驗證，可以加大驗證代碼的覆蓋率，減少驗證代碼的復雜度，加快驗證的速度，縮短設計周期，可以更好的驗證系統的通用性。另外，Modelsim的FLI功能使硬件描述語(yǔ)言(Verilog，VHDL)與c語(yǔ)言緊密結合在一起，為設計人員提供了更廣闊的驗證平臺，更方便的驗證方法。 |
