ic工程師筆試題（07年）

發(fā)布時(shí)間：2009-4-11 07:12    發(fā)布者：老郭
關(guān)鍵詞： 筆試 , 工程師
ic工程師筆試題
2007-10-17 23:02
IC設計基礎（流程、工藝、版圖、器件）  

1、請描述一下你對集成電路的認識，列舉一些與集成電路 相關(guān)的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA  
等的概念）。（仕蘭微面試題目）  

2、FPGA和ASIC的概念，他們的區別。（未知）  
答案：FPGA是可編程ASIC。  
ASIC:專(zhuān)用集成電路，它是面向專(zhuān)門(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶(hù)設計和制造的。根據一  
個(gè)用戶(hù)的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與  
門(mén)陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開(kāi)發(fā)周期短、設計  
制造成本低、開(kāi)發(fā)工具先進(jìn)、標準產(chǎn)品無(wú)需測試、質(zhì)量穩定以及可實(shí)時(shí)在線(xiàn)檢驗等優(yōu)點(diǎn)  

3、什么叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目）  

4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）  

5、描述你對集成電路設計流程的認識。（仕蘭微面試題目）  

6、簡(jiǎn)述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）  

7、IC設計前端到后端的流程和eda工具。（未知）  

8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未知）  

9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）  

10、寫(xiě)出asic前期設計的流程和相應的工具。（威盛）  

11、集成電路前段設計流程，寫(xiě)出相關(guān)的工具。（揚智電子筆試）  
先介紹下IC開(kāi)發(fā)流程：  

1.）代碼輸入（design input)  
用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼  
語(yǔ)言輸入工具：SUMMIT    VISUALHDL  
             MENTOR    RENIOR  
圖形輸入:     composer(cadence);   
             viewlogic (viewdraw)  

2.）電路仿真（circuit simulation)  
將vhd代碼進(jìn)行先前邏輯仿真，驗證功能描述是否正確  
數字電路仿真工具：  
     Verolog：   CADENCE      Verolig-XL  
                SYNOPSYS     VCS  
                MENTOR       Modle-sim  
      VHDL :     CADENCE      NC-vhdl  
                SYNOPSYS     VSS  
                MENTOR       Modle-sim  
模擬電路仿真工具：  
                ***ANTI HSpice pspice，spectre micro microwave:     eesoft : hp  

3.）邏輯綜合（synthesis tools)  
邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門(mén)級電路；將初級仿真 中所沒(méi)有考慮的門(mén)沿（gates delay）反標到生成的門(mén)級網(wǎng)表中,返回電路仿真階段進(jìn)行再 仿真。最終仿真結果生成的網(wǎng)表稱(chēng)為物理網(wǎng)表。
  
12、請簡(jiǎn)述一下設計后端的整個(gè)流程？（仕蘭微面試題目）  

13、是否接觸過(guò)自動(dòng)布局布線(xiàn)？請說(shuō)出一兩種工具軟件。自動(dòng)布局布線(xiàn)需要哪些基本元 素？（仕蘭微面試題目）
  
14、描述你對集成電路工藝的認識。（仕蘭微面試題目）  

15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題 目）  

16、請描述一下國內的工藝現狀。（仕蘭微面試題目）  

17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）  

18、描述CMOS電路中閂鎖效應產(chǎn)生的過(guò)程及最后的結果？（仕蘭微面試題目）  

19、解釋latch-up現象和Antenna effect和其預防措施.（未知）  

20、什么叫Latchup?（科廣試題）  

21、什么叫窄溝效應? （科廣試題）  

22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差  
別？（仕蘭微面試題目）  

23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微  
面試題目）  

24、畫(huà)出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉  
移特性。（Infineon筆試試題）  

25、以interver為例,寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖。（科廣試題）  

26、Please explain how we describe the resistance in semiconductor. Compare   
the resistance of a metal,poly and diffusion in tranditional CMOS process.（威  
盛筆試題circuit design-beijing-03.11.09）  

27、說(shuō)明mos一半工作在什么區。（凹凸的題目和面試）  

28、畫(huà)p-bulk 的nmos截面圖。（凹凸的題目和面試）  

29、寫(xiě)schematic note（？）， 越多越好。（凹凸的題目和面試）  

30、寄生效應在ic設計中怎樣加以克服和利用。（未知）
  
31、太底層的MOS管物理特性感覺(jué)一般不大會(huì )作為筆試面試題，因為全是微電子物理，公  
式推導太羅索，除非面試出題的是個(gè)老學(xué)究。IC設計的話(huà)需要熟悉的軟件: Cadence,   
Synopsys, Avant，UNIX當然也要大概會(huì )操作。  

32、unix 命令cp -r, rm,uname。（揚智電子筆試）
本文地址：http://selenalain.com/thread-121-1-1.html     【打印本頁(yè)】

本站部分文章為轉載或網(wǎng)友發(fā)布，目的在于傳遞和分享信息，并不代表本網(wǎng)贊同其觀(guān)點(diǎn)和對其真實(shí)性負責；文章版權歸原作者及原出處所有，如涉及作品內容、版權和其它問(wèn)題，我們將根據著(zhù)作權人的要求，第一時(shí)間更正或刪除。
您需要登錄后才可以發(fā)表評論 登錄 | 立即注冊

相關(guān)視頻

關(guān)于我們  -  服務(wù)條款  -  使用指南  -  站點(diǎn)地圖  -  友情鏈接  -  聯(lián)系我們
電子工程網(wǎng) © 版權所有   京ICP備16069177號 | 京公網(wǎng)安備11010502021702
快速回復 返回頂部 返回列表
午夜高清国产拍精品福利|亚洲色精品88色婷婷七月丁香|91久久精品无码一区|99久久国语露脸精品|动漫卡通亚洲综合专区48页