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作者：Ron Press，明導 對于許多現有的和未來(lái)的集成芯片器件來(lái)說(shuō)，一項主要挑戰就是如何為龐大數量的設計創(chuàng )建測試圖案。對于有百萬(wàn)門(mén)甚至數億門(mén)的設計，傳統上等到設計完成再創(chuàng )建測試圖案的方法是不切實(shí)際的，產(chǎn)生所有這些圖案需要龐大的計算能力和相當多的時(shí)間。分層可測試性設計通過(guò)在區塊或內核上完成了 DFT 插入和圖案生成解決了這個(gè)問(wèn)題。這大大減少了圖案生成時(shí)間和所需的計算資源。它還能讓你在設計過(guò)程中提前完成大部分 DFT 和圖案生成，從而大幅提高可預測性并降低風(fēng)險。本文將介紹分層 DFT 流程的：插入掃描包裝器 (Wrapper)、為內核生成灰盒圖像，將內核級圖案重定向到集成芯片頂層的簡(jiǎn)單映射步驟。 傳統的全芯片 ATPG 正日漸衰退 在集成芯片設計在尺寸和性能上不斷改進(jìn)的同時(shí)，ATPG（自動(dòng)測試圖案生成）工具在與之并進(jìn)上有著(zhù)不俗的表現。伴隨著(zhù)工藝節點(diǎn)的逐代往前發(fā)展，新的制造工藝缺陷也不斷迸發(fā)出來(lái)，相應的用于檢測新缺陷的新故障模型和測試圖案類(lèi)型也隨之被開(kāi)發(fā)。測試機臺上為了達到 必須數量的測試圖案所需要的測試周期數一度變得不太現實(shí)，于是有了嵌入式壓縮技術(shù)來(lái)解決這個(gè)問(wèn)題。這種方法事效率有了百倍的提高，也讓 ATPG 得以跟得上現代設計的步伐。此外，分布式多進(jìn)程和多線(xiàn)程的多重處理 ATPG 使得ATPG 的運行時(shí)間能夠得到很好的控制。然而，由于許多設計已經(jīng)變得如此龐大而復雜，即便 ATPG 解決了眾多難題，但是等到集成芯片設計完成后再創(chuàng )建測試圖案傳統方法還是存在諸多挑戰。 整個(gè)設計完成后，對于創(chuàng )建測試圖案和測試芯片這個(gè)整體，還可能存在幾個(gè)更重要的問(wèn)題：
除上述問(wèn)題之外，有時(shí)把大部分的測試資源集中在某一區塊或內核上才更有意義。這是因為兩個(gè)區塊所需的測試圖案類(lèi)型和時(shí)鐘可能完全不同，不能同時(shí)測試。讓我們來(lái)看一個(gè)簡(jiǎn)單的例子，在一塊芯片中對內核1例化了兩次，對內核2例化了一次。下面的幾種情況可能會(huì )使同時(shí)測試內核1和內核2變得效率低下，甚至可能是無(wú)效的，例如：
為什么即插即用是合理的？ 即插即用的總體思路在現代社會(huì )日益流行。這種方法使用起來(lái)非常方便，只需插入即可。隨著(zhù)供應商和客戶(hù)變得更加分散和多元化，各類(lèi)企業(yè)都希望在這種狀況下保持競爭力，那么它就成為了一種必然選擇�，F如今，如果沒(méi)有供眾多外部供應商提供應用軟件的即插即用接口，那么任何手機都是沒(méi)有競爭力的。 對于集成芯片測試目前面臨的一些挑戰來(lái)說(shuō)，即插即用讓整合變得簡(jiǎn)單同樣也非常重要。甚至集成電路測試基礎架構也已經(jīng)開(kāi)始更多地采用IJTAG [IEEE P1687]來(lái)實(shí)現即插即用。針對內核和測試圖案的 DFT 同樣可以被視為即插即用型設計。 這種方法帶來(lái)的一個(gè)重要好處就是，在設計過(guò)程中你可以在內核層面提前完成所有工作。這降低了許多類(lèi)型的風(fēng)險，因為任何問(wèn)題都可以提前解決，讓最終芯片測試架構和結果變得更可預見(jiàn)。在內核層面做更多的測試工作還能讓各單獨的開(kāi)發(fā)團隊獨立工作，然后向做芯片集成工作的同事交付標準的 DFT 操作和測試圖案等數據。此外，一旦設計和圖案數據完成，同樣的數據可以被重新用于任何使用該內核的芯片設計。 即插即用方法同樣非常靈活。如果設計出現問(wèn)題，需要進(jìn)行工程更改（ECO），那么只需要對進(jìn)行ECO的內核重新生成測試圖案。 使用包裝器鏈打造獨立內核 分層和內核的即插即用方法的基本要求之一是，確保每個(gè)內核可以獨立進(jìn)行測試。關(guān)鍵是要使得對內核的控制和觀(guān)測的訪(fǎng)問(wèn)如訪(fǎng)問(wèn)內核的輸入輸出端口般方便。我們利用包裝器鏈這一特殊掃描鏈來(lái)實(shí)現這種訪(fǎng)問(wèn)。 DFT 工具可以從內核IO開(kāi)始，并橫穿內核邏輯直到找到第一個(gè)寄存器，然后將其包括在包裝器鏈中。這些單元由于同時(shí)執行功能性任務(wù)和測試任務(wù)，因而被稱(chēng)為共享包裝器單元。許多設計包含寄存器IO，這樣進(jìn)出內核的信號的時(shí)序能得到很好地確定。這使包裝器插入變得非常簡(jiǎn)單。但是，IO和觸發(fā)器之間有太多的組合邏輯是很常見(jiàn)的。因此，在插入包裝器鏈前， DFT 工具讓用戶(hù)看到每個(gè)IO和觸發(fā)器之間有邏輯規模的評估。又或者，用戶(hù)可以設置一個(gè)閾值，在未超過(guò)該閾值情況下可以使用現有的功能觸發(fā)器，反之則將自動(dòng)添加一個(gè)新的專(zhuān)用包裝器單元。高效的工具可以確定盡可能多的共享包裝器單元，而把添加專(zhuān)用包裝器單元作為最終手段。這可以節省大量的硅片面積并減少對功能時(shí)序的影響。 包裝器鏈會(huì )自動(dòng)與內核內部掃描鏈進(jìn)行平衡，使之能夠有效地用于嵌入式壓縮。包裝器鏈使用獨立的掃描使能 (scan_enable) 信號，所以無(wú)論有無(wú)外部鏈接都能支持內核的高速測試。它們使得包裝器能用于芯片頂層各個(gè)內核間的互連測試。 包裝器鏈不僅使內核變得獨立，同時(shí)還支持頂層IC建模和規則檢查。一旦包裝器鏈被插入， DFT 工具程序可以分析任何內核，并找出IO和包裝器鏈之間存在什么樣的邏輯。利用該邏輯，內核的部分圖像被寫(xiě)出，我們稱(chēng)之為灰盒（圖1）�；液斜挥脕�(lái)驗證內核在頂層的連接是否正確（設計規則檢查），同時(shí)也被用來(lái)創(chuàng )建各種內核之間的簡(jiǎn)單互連測試。因為灰盒僅使用少量的內核邏輯，設計圖像通常比完整的內核設計小一個(gè)數量級。因此，也不再需要把全部的內核網(wǎng)表包含到IC設計中。 
圖1：當掃描鏈插入內核，包裝器鏈的結構允許將內核隔離為一個(gè)完整的包裝器內核，如左圖所示。右圖顯示了一個(gè)灰盒模型，其中頂層測試只需要內核IO和包裝器鏈之間的邏輯。 片上時(shí)鐘控制器 (OCC) 有時(shí)在內核內，有時(shí)置于 IC 頂層。分層 DFT 支持支持以上兩種方法。但是，如果 OCC 位于內核內部，那么內核本身就更加獨立。否則，共享同一個(gè) OCC的內核彼此依賴(lài)，使得多核同時(shí)測試受限。 灰盒生成具有額外的靈活性，用戶(hù)可以根據需求定義歸入（或排除出）灰盒的任何 DFT 邏輯或其他邏輯。 內核層面的模式生成 一旦包裝器鏈、內部掃描鏈和嵌入式壓縮被插入一個(gè)內核，那么它隨時(shí)可進(jìn)行ATPG。如前所述，分層 DFT 的優(yōu)點(diǎn)是，內核 DFT 和 ATPG 的進(jìn)行能夠完全獨立于其他內核（圖2）。即便 IO 值未知，包裝器鏈也能使 ATPG 實(shí)現高覆蓋率。 ATPG 工具只需要得到測試圖形將重定向的指示，這樣未知值就可以通過(guò)IO賦值，同時(shí)恰當的數據被存出來(lái)，這些恰當的數據包括需要在IC頂層驗證的任何時(shí)鐘或被約束引腳。
圖2：利用分層測試方法，所有區塊的 ATPG 工作可以在各內核上獨立完成。 如果一個(gè)內核在設計中被數次使用，那么該內核的 ATPG 只需要完成一次。重定向步驟可以將該測試圖案數據并行應用于所有 區塊。使用這種方法，只要內核設計完成，內核級 DFT 邏輯和測試圖案驗證即可完成。 將內核測試圖案重定向并整合到頂層 分層 DFT 方法可以便捷地實(shí)現頂層 IC 的測試圖案整合。第一步是執行一些基本的 DFT 設計規則檢查（DRC）。完成這一步只需要有頂層網(wǎng)表和所有內核的灰盒模型（圖3）。分層 DFT 方法常常使用IC 層測試訪(fǎng)問(wèn)機制（TAM），將芯片的IO定向到需要測試的特殊區塊或區塊組。它既可以簡(jiǎn)單到只需要幾個(gè)多路復用器，也可以復雜得多。復用的內核通常有并聯(lián)廣播到所有內核的輸入信道，這樣從一套輸入信道就得到同樣的測試。我們比較建議將TAM建立在 IJTAG 的基礎上，因為IJTAG是一個(gè)非常廣泛而靈活的標準，也最適用于即插即用。
圖3：模式重定向需要獨立生成的內核測試圖案，并對其進(jìn)行重新定向，使之可以從IC層執行。這張圖顯示了被重定向并整合的三個(gè)內核測試圖案，使其并行執行。對于一個(gè)典型的 IC來(lái)講，會(huì )有一些區塊的測試圖案被整合，而另一部分區塊需要被放到另一階段進(jìn)行測試。 具有TAM和內核灰盒的設計圖要比完整的網(wǎng)表小得多，但它已經(jīng)能夠提供足夠多的與內核 IO 和 DFT 邏輯相關(guān)的信息，可以進(jìn)行完整的設計規則檢查。一旦完成設計規則檢查，內核測試圖案可以自動(dòng)重新定向，使之得以在IC層執行。盡管內核層測試圖案是獨立生成的，測試圖案重定向可以整合并應用它們，只要 TAM 允許對區塊進(jìn)行并行訪(fǎng)問(wèn)，它們就可以并行執行，。 分層方法的最后一步是生成測試各內核之間互連的IC層測試圖案�；液心Ｐ驮谶@里被應用。它是設計后期的 ATPG 步驟，因為所有內核設計和 TAM 首先必須在此之前完成。然而，它是一個(gè)很簡(jiǎn)單的電路，ATPG 應該是快速而簡(jiǎn)單的。 下一步是什么？ 分層 DFT的掃描和包裝器插入、灰盒生成和測試圖案重定向等基本特性為許多設計提供了一個(gè)顯著(zhù)優(yōu)勢。但是選擇哪些模塊并行測試，哪些串行測試，使測試效率得到優(yōu)化還需要很多做很多工作。有效的頂層規劃要求一些內核測試圖案信息必須是有效的。與幫助確定最佳壓縮配置的壓縮分析的功能類(lèi)似，頂層 TAM 規劃在內核設計可用時(shí)更為高效。針對這個(gè)問(wèn)題正在開(kāi)發(fā)的方法之一是將IC信道帶寬動(dòng)態(tài)分配給各個(gè)內核。這樣的話(huà)，在設計TAM前就不需要知道內核測試圖案的性質(zhì)。此外，動(dòng)態(tài)分配掃描信道將減少整個(gè)測試圖案集的大小。 總而言之，分層DFT方法正在被許多設計所采用。因為 ATPG 只在內核級進(jìn)行，它顯著(zhù)加快了 ATPG 的速度，降低了工作站的規模。這對于數億門(mén)或以上的超大規模設計來(lái)說(shuō)至關(guān)重要。分層 DFT 的另一大優(yōu)點(diǎn)是它很大程度上改進(jìn)了工序，帶來(lái)了即插即用的便利。因此，只要內核設計完成，那么更多的 DFT 和 ATPG 工作可以在設計周期的更早階段進(jìn)行，這些都有利于降低風(fēng)險、提高可預見(jiàn)性、以及后期的 ECO。 作者簡(jiǎn)介 Ron Press 是明導硅測試解決方案產(chǎn)品的的技術(shù)營(yíng)銷(xiāo)經(jīng)理。他在測試和 DFT（可測性設計）行業(yè)有著(zhù)25年的經(jīng)驗，曾多次出席全球各地的DFT和測試研討會(huì )。他出版了數十篇與測試相關(guān)的論文，是國際測試會(huì )議 (ITC) 指導委員會(huì )的成員，IEEE 計算機學(xué)會(huì ) (IEEE Computer Society) 的 Golden Core 成員，IEEE 的高級會(huì )員。Ron擁有多項減少引腳數測試和無(wú)干擾時(shí)鐘切換的專(zhuān)利。 |
