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作者：Umesh Jayamohan 簡(jiǎn)介 消費者對更快、更智能和更好產(chǎn)品的需求將創(chuàng )新推到了前所未有 的高度。因此，系統設計人員面臨著(zhù)共同的困境：在已知平臺上設計新產(chǎn)品，只進(jìn)行遞增改變；或者使用全新平臺和最先進(jìn)的產(chǎn)品和功能。前者可能設計速度較快，風(fēng)險較小，但收益較低；而后者用途更廣泛、功能更佳且價(jià)值更高，但風(fēng)險較高。 現在，一套新的仿真工具使得可在軟件中快速地進(jìn)行原型制作，從而最大程度地降低開(kāi)發(fā)風(fēng)險，讓設計人員可以充滿(mǎn)自信，相信其設計的新產(chǎn)品能按預期工作。該軟件讓設計人員可以深入了解各個(gè)產(chǎn)品（例如數模轉換器、時(shí)鐘IC 和放大器）的能力，并且可整合各個(gè)器件（ADC 和時(shí)鐘等），而不必獲取實(shí)際元件。設計人員可先進(jìn)行軟件評估，然后再決定是否要采購硬件，從而節省了時(shí)間和金錢(qián)。 本文說(shuō)明了ADIsimADC™、ADIsimCLK™和VisualAnalog®軟件 套件的多功能特性，該套件可預測與采樣時(shí)鐘結合時(shí)ADC 的性 能。示例采用16 位、250 MSPS 數模轉換器AD9467 和低抖動(dòng)時(shí) 鐘發(fā)生器AD9523-1。第一部分說(shuō)明了軟件評估，其中模擬了ADC 性能隨頻率的變化情況并展示了如何在軟件中連接各器件。第二 部分詳細說(shuō)明了如何使用評估板和SPIController 軟件進(jìn)行實(shí)際硬 件設置。示例中為AD9467 提供的時(shí)鐘速率是245.76 MSPS。 AD9523-1 評估板采用交互式圖形用戶(hù)界面（GUI）來(lái)配置時(shí)鐘輸出。 使用ADIsimADC 和ADIsimCLK 進(jìn)行協(xié)同仿真 首先，下載并安裝VisualAnalog 和AD9523-1 評估軟件。ADIsimADC隨VisualAnalog 一起提供。啟動(dòng)VisualAnalog 時(shí)，將出現彈出窗口，要求用戶(hù)選擇畫(huà)布，如圖1 所示。 
圖1. VisualAnalog 的"New Canvas"（新建畫(huà)布）窗口 AD9467 的ADIsimADC 模型位于A(yíng)DC→Single（單通道）→AD9467菜單選項中。圖2 顯示了ADIsimADC 的FFT 均值畫(huà)布。
圖2. ADIsimADC 畫(huà)布，所示為9.7 MHz 時(shí)AD9467 的單音FFT 設置ADIsimADC 以預測ADC 行為 在單音發(fā)生器（Tone Generator）模塊上輸入頻率，然后點(diǎn)擊制 表（Tab）鍵。ADIsimADC 會(huì )自動(dòng)根據采樣速率和采樣大小，將 該頻率轉換為相干頻率。圖3 顯示了采用默認設置時(shí)9.7 MHz 單 音輸入的FFT。
圖3. ADIsimADC 中9.7 MHz 時(shí)的單音FFT 設置ADIsimCLK 以預測AD9523-1 行為 接著(zhù)，下載并安裝ADIsimCLK 軟件。安裝完成后，打開(kāi)程序并選擇文件（File）→新建（New）。將出現一個(gè)窗口，用來(lái)選擇各器件，如圖4 所示。
圖4. ADIsimCLK 的器件選擇 遵循與實(shí)際目標系統實(shí)施最為相似的設置方法。本例中使用一個(gè)外部30.72 MHz 時(shí)鐘來(lái)為第一個(gè)PLL 提供了參考時(shí)鐘。CrystekCVHD-950 用作雙環(huán)路PLL 中第一個(gè)環(huán)路的VCXO。內部VCO頻率設定為2949.12 MHz，并且在內部進(jìn)行3 分頻。OUT7 上的4 分頻提供245.76 MHz 時(shí)鐘。該設置如圖5 所示。
圖5. ADIsimCLK 內的AD9523-1 設置 ADIsimCLK 還會(huì )生成關(guān)于時(shí)鐘輸出的報告，包括不同積分范圍內的輸出相位噪聲和抖動(dòng)。這些報告可從各個(gè)輸出所對應的選項卡上進(jìn)行查看。在該設置中，OUT7 用來(lái)為AD9467 評估板提供時(shí)鐘。報告頁(yè)如圖6 所示。圖中高亮顯示了主要規格寬帶抖動(dòng)。
圖6. ADIsimCLK 中的OUT7 報告 仿真帶有AD9523-1 的AD9467 ADIsimADC 可以預測使用AD9523-1 提供時(shí)鐘時(shí)AD9467 的性能。ADIsimCLK 報告中的寬帶抖動(dòng)規格可傳遞到ADIsimADC 畫(huà)布上。在FFT 畫(huà)布上，ADC Model（ADI 模型）模塊使用戶(hù)能夠更新總抖動(dòng)規格，如圖7 所示。
圖7. 更新ADIsimADC 模型中的抖動(dòng) 總抖動(dòng)可通過(guò)對各個(gè)抖動(dòng)分量求取方和根而計算得出。這里，孔徑抖動(dòng)為60 fs，寬帶抖動(dòng)為215 fs。傳遞到ADIsimADC 的rss 抖動(dòng)為223.2 fs，這會(huì )產(chǎn)生97 MHz 的單音FFT，如圖8 所示。使用更新后的抖動(dòng)，ADIsimADC 可預測任何輸入頻率下的預期性能。
圖8. ADIsimADC 中97 MHz 輸入的單音FFT 和更新后的抖動(dòng)規格 關(guān)于抖動(dòng)的簡(jiǎn)短說(shuō)明 ADC 必須定期對模擬信號進(jìn)行采樣。這要求具有穩定的采樣時(shí) 鐘，因為任何不理想的時(shí)鐘源都將產(chǎn)生一定相位噪聲。抖動(dòng)是指采樣時(shí)鐘載波上兩個(gè)指定頻率偏移之間的時(shí)段上的相位噪聲積分。對于A(yíng)DC，一般認為寬帶噪聲是最重要的因素。ADIsimCLK可計算寬帶抖動(dòng)，即對1 kHz 偏移以上的相位噪聲進(jìn)行積分。該寬帶抖動(dòng)會(huì )傳遞到ADIsimADC 模型上，以供了解該抖動(dòng)對ADC性能的影響。有關(guān)采樣時(shí)鐘抖動(dòng)對影響ADC 性能有何影響的更多詳細信息，請參閱AN-756 應用筆記"采樣系統及時(shí)鐘相位噪 聲和抖動(dòng)的影響"。 實(shí)測性能 ADIsimADC的預測結果可使用AD9467 評估板和AD9523-1 評估板 進(jìn)行測試。AD9523-1 配置為在OUT7 上產(chǎn)生245.76 MHz LVPECL 時(shí)鐘。該輸出耦合到AD9467 評估板，該評估板已修改為可在J200 和J201 上接受差分時(shí)鐘輸入。該設置如圖9 所示。
圖9. 帶有AD9523-1 評估板和AD9467 評估板的硬件設置 該設置采用2 MHz 至400 MHz 的模擬輸入頻率來(lái)采集數據。由VisualAnalog 采集單音FFT，并結合ADIsimADC 的預測來(lái)編譯數據并繪制成曲線(xiàn)圖。圖10 顯示了信噪比(SNR)與頻率之間的關(guān)系曲線(xiàn)圖。注意，仿真結果完美地匹配實(shí)際測量結果。
圖10. SNR 與模擬輸入頻率之間的關(guān)系曲線(xiàn)圖（ADIsimADC 預測結果和實(shí) 測數據比較） 圖11 顯示了無(wú)雜散動(dòng)態(tài)范圍(SFDR)數據。這些數字并不完全一致，但模擬數據和實(shí)測數據之間的總體趨勢在整個(gè)頻率范圍內都匹配得相當好。SFDR 主要取決于PCB 布局、元件、時(shí)鐘幅度，這些就是差異由來(lái)。
圖11. SFDR 與模擬輸入頻率之間的關(guān)系曲線(xiàn)圖（ADIsimADC 預測結果和 實(shí)測數據比較） 要更好地測量失真，可比較二次諧波失真和三次諧波失真的模擬數據和實(shí)測數據，如圖12 和圖13 所示。如果輸入評估板上ADC中的差分信號在幅度和相位上均衡，并且評估板的布局良好而不會(huì )明顯影響差分信號平衡，那么模擬和實(shí)測的HD2 性能將匹配得非常好。 另一方面， HD3 性能與頻率的關(guān)系可能比較難以預測。ADIsimADC 模型是在表征過(guò)程中通過(guò)觀(guān)察ADC 性能和DNL 數據而開(kāi)發(fā)出的。算法使用插值和外推技術(shù)，以便預測特定頻率時(shí)的動(dòng)態(tài)范圍，但不能準確預測所有點(diǎn)上的HD3 性能。
圖12. HD2 與模擬輸入頻率之間的關(guān)系曲線(xiàn)圖（ADIsimADC 預測結果和實(shí)測數據比較）
圖13. HD3 與模擬輸入頻率之間的關(guān)系曲線(xiàn)圖（ADIsimADC 預測結果和實(shí)測數據比較） 實(shí)際的HD3 性能很大程度上取決于各種現實(shí)因素，例如電源電壓、元件選擇、ADC 輸入緩沖器和時(shí)鐘信號質(zhì)量。 HD3 預測并非總是完全正確，但在頻率上的總體趨勢表明了模擬 數據和實(shí)測數據之間的良好一致。 在很多系統設計中，主要性能指標為SNR。SFDR 和動(dòng)態(tài)范圍取決于很多其他因素。模擬結果和實(shí)測數據之間的SNR 數字匹配得非常好，這讓系統設計人員在選擇ADC 和時(shí)鐘時(shí)可以充滿(mǎn)自信。 結論 期望縮短設計周期的需求給系統設計人員在其設計中評估新產(chǎn)品 帶來(lái)了巨大壓力。硬件評估幾乎是必不可少的，但選擇錯誤的硬件組合可能會(huì )造成金錢(qián)和時(shí)間浪費。軟件評估可用于對ADC 產(chǎn)品進(jìn)行快速而簡(jiǎn)便的初始測評。ADIsimADC 和ADIsimCLK 為系統設計人員提供了一種簡(jiǎn)單而有效的方式，讓他們可以合理地選擇ADC 和時(shí)鐘IC。借助這些軟件工具，系統設計人員可混搭使用不同的ADC 和時(shí)鐘IC，以此獲得足夠信心來(lái)選擇各元件進(jìn)行硬件評估。 致謝 非常感謝Jillian Walsh 在實(shí)驗室努力工作，為本論文收集了大量數據，并感謝Kyle Slightom 在A(yíng)D9523-1 評估板和軟件設置方面的幫助。 參考文獻 AN-737 應用筆記"如何利用ADIsimADC 完成ADC 建模" ，Brad Brannon 和Tom MacLeod，ADI 公司，2009 年。 AN-756 應用筆記"采樣系統以及時(shí)鐘相位噪聲和抖動(dòng)的影響"Brad Brannon，ADI 公司，2004 年。 ADI 公司高速轉換器部，AN-878 應用筆記"高速ADC SPI 控制軟件" 。ADI 公司，2007 年。 AN-905 應用筆記"VisualAnalog™轉換器評估工具1.0 版用戶(hù)手 冊" MT-003 指南"了解SINAD、ENOB、SNR、THD、THD + N 和SFDR， 不在噪底中迷失"。. "測試高速ADC 的模擬輸入相位不平衡"，Rob Reeder，《Test & Measurement World》，2011 年。 "雙環(huán)路時(shí)鐘發(fā)生器可清除抖動(dòng)并提供多個(gè)高頻輸出""，Kyle Slightom，模擬對話(huà)，第48 卷第1 期，2014 年。 關(guān)于作者 Umesh Jayamohan [umesh. jayamohan@analog.com] 是ADI 公司高速轉換器部（北卡羅來(lái)納州格林斯博羅）的一名應用工程師。Umesh 于1998 年獲得印度喀拉拉大學(xué)電氣工程學(xué)士學(xué)位，于2002 年獲得美國亞利桑那州立大學(xué)電氣工程碩士學(xué)位，擔任設計和應用工程師已逾7 年。 |
