|
隨著(zhù)亞微米技術(shù)的發(fā)展，FPGA芯片密度不斷增加，并以強大的并行計算能力和方便靈活的動(dòng)態(tài)可重構性，被廣泛地應用于各個(gè)領(lǐng)域。但是在復雜算法的實(shí)現上，FPGA卻遠沒(méi)有32位RISC處理器靈活方便，所以在設計具有復雜算法和控制邏輯的系統時(shí)，往往需要RISC 和FPGA結合使用。這樣，電路設計的難度也就相應大大增加。隨著(zhù)第四代EDA開(kāi)發(fā)工具的使用，特別是在IP核產(chǎn)業(yè)的迅猛發(fā)展下產(chǎn)生的SOPC技術(shù)的發(fā)展，使嵌入RISC的通用及標準的FPGA器件呼之欲出。單片集成的RISC處理器和FPGA大大減小了硬件電路的復雜性和體積，同時(shí)也降低了功耗、提高了系統可靠性。Altera公司的EPXAl0芯片就是應用SOPC技術(shù)，集高密度邏輯(FPGA)、存儲器(SRAM)及嵌入式處理器(ARM)于單片可編程邏輯器件上，實(shí)現了速度與編程能力的完美結合。本文所介紹的圖像驅動(dòng)和處理系統正是應用了EPXAl0的這些特點(diǎn)，充分發(fā)揮了FPGA邏輯控制實(shí)現簡(jiǎn)單、對大量數據做簡(jiǎn)單處理速度快的優(yōu)勢以及ARM軟件編程靈活的特點(diǎn)。 1 內嵌ARM核的FPGA芯片EPXA10及其主要特點(diǎn) EPXAl0單片集成了ARM核、高密度的FPGA、存儲器及接口和控制模塊，不僅簡(jiǎn)化了ARM與FPGA之間的通訊，也使片外擴展存儲器以及和外設通訊變得相對簡(jiǎn)單；同時(shí)通過(guò)在FPGA中嵌入各種IP核和用戶(hù)控制邏輯可以實(shí)現各種接口和控制任務(wù)。這樣的高度集成化不僅大大加快了ARM與片內各種資源的通訊速度，而且減小了硬件電路的復雜性、體積和功耗，真正實(shí)現了SOPC。 EPXAl0內部結構框圖如圖1所示式，主要分為嵌入處理器和FPGA兩部分。 1．1嵌入式微處理器ARM922T EPXAl0嵌入式處理器部分集成了業(yè)界領(lǐng)先的32位ARM處理器(ARM922T)，工作頻率可達200MHz；支持32位ARMv4T指令集和16位Thumb擴展指令集；具有全性能的內存管理單元以及8K的指令緩存和8K數據緩存，以支持實(shí)時(shí)操作系統(RTOS)、C語(yǔ)言和匯編語(yǔ)言。 1．2高密度的FPGA EPXAl0片內FPGA部分具有1000000門(mén)可編程邏輯、3MB的內置RAM和512個(gè)可供用戶(hù)使用的I／0管腳，可以通過(guò)嵌入各種IP核實(shí)現各種標準工業(yè)接口(如PCI、USB等)。 1．3先進(jìn)的存儲支持 EPXAl0嵌入式處理器部分集成了256KB單口SRAM和128KB雙口SRAM；同時(shí)集成了兩個(gè)先進(jìn)的存儲支持：(1)SDRAM控制器，用于控制單倍速／雙倍速SDRAM。SDRAM的各種工作狀態(tài)是依據信號線(xiàn)上提供的不同控制時(shí)序來(lái)確定的，實(shí)現起來(lái)非常復雜。有了SDRAM控制器的支持，只需要在A(yíng)ltera公司提供的EDA開(kāi)發(fā)軟件Quartus II中設置好SDRAM工作所需的各種參數，就可以按照直接給出指令、地址和數據的方式對SDRAM進(jìn)行操作，控制器會(huì )自動(dòng)將各種指令轉化成SDRAM所需的工作時(shí)序，大大降低了對SDRAM的控制難度。(2)擴展總線(xiàn)接口(EBl)，可外接4個(gè)存儲設備，如閃速存儲器、SRAM等，總容量高達128MB。其中EBI接口0外接閃速存儲器，用于存儲用戶(hù)的軟件、硬件設計代碼。 1． 4方便的接口模塊 EPXAl0嵌入式處理器部分嵌入了串口通訊模塊(UART)，可以不用編程直接實(shí)現ARM與超級終端之間的串行通訊，實(shí)時(shí)監視軟件的運行情況。如果要實(shí)現計算機與ARM之間的數據傳遞存儲，只需用戶(hù)編寫(xiě)基于VC++語(yǔ)言的串口通訊程序，這需要用到Microsoft公司提供的MSComm串行通訊控件。 1．5靈活的啟動(dòng)方式 EPXAl0共有兩種啟動(dòng)方式：(1)從ARM啟動(dòng)。這種啟動(dòng)方式需要將設計下載到片外閃速存儲器中，而且設計中必須包含對ARM的應用。啟動(dòng)時(shí)ARM為主動(dòng)，配置各種寄存器及FPGA，執行軟件代碼。(2)從FPGA啟動(dòng)。這種啟動(dòng)方式需要將設計下載到片外E2PROM中，而且設計中可以只包含FPGA部分的應用。啟動(dòng)時(shí)PP-GA為主動(dòng)，ARM處于復位狀態(tài)，配置完成后，如果有對ARM的應用，則ARM解除復位，執行軟件代碼；反之，ARM一直處于復位狀態(tài)。 2 EPXAl0的工作方式 EPXAl0嵌入式處理器部分提供了兩條32位AMBA微控制器總線(xiàn)AHB1、AHB2，分別用于片內各種資源的通訊，如圖1所示�；贏(yíng)HB1、AHB2總線(xiàn)，EPXAl0的工作方式大致可分為三種：(1)ARM作為AHB1總線(xiàn)的主控，直接訪(fǎng)問(wèn)AHB1總線(xiàn)的從屬資源，包括SDRAM控制器、片上SRAM、中斷控制器等。(2)ARM作為AHB1總線(xiàn)的主控，通過(guò)AHBl-2橋訪(fǎng)問(wèn)AHB2總線(xiàn)上的從屬資源，包括UART、E-BI、SRAM、Stripe-To-PLD橋等，同時(shí)通過(guò)Stripe-To-PLD橋對FPGA進(jìn)行訪(fǎng)問(wèn)和控制。(3)FPGA通過(guò)AHB2的總線(xiàn)主控PLD-To-Stripe橋訪(fǎng)問(wèn)AHB2總線(xiàn)上的從屬資源，包括SRAM、SDRAM控制器、UART等。 3 EPXAl0在圖像驅動(dòng)和處理方面的應用 本文所述的圖像驅動(dòng)和處理系統主要利用FPGA邏輯控制實(shí)現簡(jiǎn)單、對大量數據做簡(jiǎn)單處理速度快以及ARM軟件編程靈活的特點(diǎn)，系統框圖如圖2所示。在芯片FPGA部分，構造了CMOS驅動(dòng)模塊，驅動(dòng)CMOS圖像傳感器使之能夠采集圖像數據。然后圖像數據經(jīng)數據接收模塊存入片外SDRAM中，并經(jīng)串口傳人PC機，要將圖像數據在PC機中顯示成圖像，還需編寫(xiě)基于CDib類(lèi)的圖像顯示程序；同時(shí)將圖像數據經(jīng)芯片ARM部分的圖像處理算法(本系統采用Sobel算子)處理，處理后的圖像數據才能經(jīng)串口傳給PC機進(jìn)行顯示。為了驗證基于A(yíng)RM的圖像處理算法實(shí)現的正確性，還將這一算法在PC機中進(jìn)行了實(shí)現，最后針對同一幅圖像，將兩種實(shí)現的結果進(jìn)行了比較。 3．1圖像的驅動(dòng) 3．1．1 CMOS圖像傳感器的驅動(dòng) 要使CMOS圖像傳感器成像，必須設計正確。的驅動(dòng)時(shí)序，包括行同步、列同步、場(chǎng)同步及曝光時(shí)間設定等時(shí)序。利用FPGA邏輯編程簡(jiǎn)單的特點(diǎn)，用硬件描述語(yǔ)言Verilog HDL編程，可在FPGA中實(shí)現CMOS圖像傳感器的驅動(dòng)時(shí)序，該驅動(dòng)時(shí)序的仿真結果如圖3所示。圖中，ld_y為行選通信號；ld_x為列選通信號；cal為場(chǎng)選通信號；clk_adc為內部A／D轉換器所需的時(shí)鐘；addr為行列地址線(xiàn)；sys_reset為曝光時(shí)間設定信號；s和r為內部放大器選通信號。 3．1．2圖像的采集 CMOS圖像傳感器輸出的信號為數字信號(即數字圖像數據)，所以圖像的采集要通過(guò)FPGA中的數據接收模塊將圖像數據保存到片外SDRAM中。數據接收模塊狀態(tài)機如圖4所示。標志Flag為1，開(kāi)始采集數據。因為CMOS圖像傳感器在每個(gè)A／D轉換時(shí)鐘周期輸出一個(gè)數據(如圖3所示)，接收模塊也相應地設計成一個(gè)時(shí)鐘接收周期接收一個(gè)數據(Burst狀態(tài))，這樣也就發(fā)揮了FPGA對大量數據處理速度快的優(yōu)勢。 3．1．3圖像的顯示 ARM將SDRAM中的圖像數據經(jīng)串口傳給計算機，在計算機中用VC++語(yǔ)言編寫(xiě)串口協(xié)議和圖像顯示程序，將CMOS圖像傳感器采集到的圖像顯示在屏幕上，以便于監測驗證。 3．2圖像的處理 本系統采用的圖像處理算法基于Sobel邊緣檢測算子。圖像的邊緣是由灰度不連續性所反映的，是圖像的最基本信息。邊緣檢測算子檢查每個(gè)像素的鄰域并對灰度變化率進(jìn)行量化，也包括方向的確定，大多數使用基于方向導數掩模求卷積的方法。就sobel算子而言，如圖5所示，采用了兩個(gè)3×3卷積核形成邊緣算子模板，緊鄰中心像素的像素有4個(gè)，和中心像素成斜對角的像素也有4個(gè)，距離中心像素近的模板值的系數為2，成斜對角的比較遠，所以其系數為1，該系數反映了這樣一點(diǎn)：鄰域對當前像素的灰度梯度的影響程度越近影響越大，越遠影響越小。圖像中的每個(gè)點(diǎn)都用這兩個(gè)核做卷積，一個(gè)核對垂直邊緣響應最大，而另一個(gè)核對水平邊緣響應最大，兩個(gè)卷積的最大值作為該點(diǎn)的輸出位，反映了當前位置灰度梯度(圖像邊緣)的主要方向和大小。運算結果反映了一幅邊緣幅度圖像。 因為拍攝的圖像為1024×1024，采用的Sobel算子為3x3模板，所以圖像周邊的一圈像素(第1行、第1024行、第1列、第1024列)保持原灰度值。在圖像的第2行2列到1023行1023列的范圍內，用圖5所示的算子模板進(jìn)行掃描計算，即當前像素和與當前像素相鄰的8個(gè)像素，分別與模板中位置相應的9個(gè)系數相乘，累加這9個(gè)乘積結果，就得到針對某一方向的灰度梯度。比較兩個(gè)方向的計算結果，取最大者作為當前位置的灰度梯度。圖7為圖6經(jīng)過(guò)Sobel算子進(jìn)行邊緣提取后得到的圖像。該算法在A(yíng)RM中是基于C語(yǔ)言實(shí)現的，體現了ARM軟件編程靈活的特點(diǎn)。 3．3試驗結果 圖6是成功驅動(dòng)CMOS圖像傳感器后拍攝的景物圖像，可見(jiàn)圖像非常清晰。本文分別針對Soble算子進(jìn)行了基于PC機和基于A(yíng)RM的實(shí)現，圖7為圖6經(jīng)過(guò)ARM中的Sobel算子的邊緣提取結果，圖8為圖6經(jīng)過(guò)PC機中Sobel算子的邊緣提取結果，圖9為圖7和圖8逐像素的比較結果�？梢�(jiàn)兩種實(shí)現方法得到的結果完全一致，說(shuō)明了基于A(yíng)RM的Sobel算子的實(shí)現是正確的。 上述圖像驅動(dòng)和處理系統如果僅用FPGA來(lái)實(shí)現，算法部分的實(shí)現會(huì )比較復雜；如果僅用ARM來(lái)實(shí)現，驅動(dòng)時(shí)序的設計也會(huì )非常困難。而采用內嵌ARM核的FPGA芯片EPXAl0，單片就實(shí)現了上述系統，大大減小了設計的難度和電路的復雜性，同時(shí)也減小了硬件電路的體積和功耗，在系統小型化方面有著(zhù)獨特的優(yōu)勢。由于EPXAl0集成了先進(jìn)的ARM922T處理器器以及高密度的FPGA，所以在不增加體積和改進(jìn)硬件電路的情況下，可以實(shí)現更加復雜的圖像處理算法和硬件控制邏輯設計，具有很強的系統擴展潛力。這種嵌入式方案必將成為集成電路的發(fā)展趨勢，將會(huì )在未來(lái)較短的時(shí)間里得到快速的發(fā)展。 |
