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從歷史上來(lái)看，模擬設計師幾乎就像射頻(RF)設計師一樣顯得神秘和守舊。根據參與2015年國際實(shí)體設計大會(huì )(ISPD)的主講人表示，模擬設計師在多年來(lái)取得手動(dòng)調整參數的豐富經(jīng)驗后，已經(jīng)熟悉如何為現有各種不同類(lèi)型的模擬電路增加‘秘密配方’，因此，他們通常不情愿采用自動(dòng)化途徑。 雖然如此，與數字設計自動(dòng)化工具較勁的模擬設計自動(dòng)化工具如今已經(jīng)登場(chǎng)了。德國羅伊特林根大學(xué)(Reutlingen University)博世研究中心電子設計自動(dòng)化(EDA)部門(mén)教授Jurgen Scheible表示，一種方法是利用傳統由下而上的技術(shù)(標準單元)結合由上而下的自動(dòng)最佳化技術(shù)設計流程。Scheible還透露，博世已在模擬設計工具自動(dòng)化方面投入了大量資金，并將自動(dòng)化技術(shù)已經(jīng)移交給Cadence設計系統公司。 “模擬電路的設計自動(dòng)化進(jìn)展并不像數字電路自動(dòng)化那樣明顯，”Scheible表示，“設計和產(chǎn)生模擬布局的額外工作和成本正成為IC設計中的嚴重瓶頸�！� 原因在于太多的電路類(lèi)型都具有必須最佳化的許多參數，甚至比一般的數字電路更多。根據Scheible表示，近來(lái)年在特定類(lèi)型的電路上已有進(jìn)展，但在模擬電路設計趕上數字EDA之前，還需要進(jìn)行大量工作。在這次ISPD上，Scheible介紹了他開(kāi)發(fā)的兩種技術(shù)──‘連續設計流程’和‘由下而上結合由上而下’的設計流程；相關(guān)技術(shù)已經(jīng)移交給Cadence了。 目前典型的模擬電路設計流程是可反覆的，即布局、布線(xiàn)和元件生成后可不斷地重覆這些步驟，直到滿(mǎn)足所有的電路規格要求。但Scheible建議采用連續的設計流程，首先以符號規劃初步的布局，接著(zhù)調整實(shí)際的實(shí)體參數著(zhù)手更細部的作業(yè)，直到產(chǎn)生具體的實(shí)體設計。 另一種方法是同時(shí)使用由下而上和由上而下的技術(shù)，直到兩種技術(shù)在中間相遇——對于現代模擬設計來(lái)說(shuō)，這是一種更優(yōu)質(zhì)的設計流程。不過(guò)，Scheible認 為它面臨一個(gè)兩難困境：以速度衡量的由上而下最佳化演算法的效率通常與電路的準確度成反比。為了解決這個(gè)問(wèn)題，模擬設計師應該從參數化的單元 (PCell)開(kāi)始，因為其優(yōu)點(diǎn)已在先前的設計中得到驗證了。透過(guò)協(xié)調實(shí)體布局設計師采用由下而上的途徑(從PCell開(kāi)始)和電路設計師由上而下調整 PCell參數的計劃，可以使二者更精確地在中間相遇，從而實(shí)現滿(mǎn)足電路規范要求的最優(yōu)設計。 模擬設計師精神 伊利諾大學(xué)教授Rob Rutenbar認為，模擬設計師并不情愿采用這些自動(dòng)化方法，包括從最早的模擬設計工具開(kāi)始，并且在Scheible先前所述的技術(shù)時(shí)達到頂峰。剛開(kāi)始時(shí)只有‘以IC為重點(diǎn)的開(kāi)源模擬程式’(Spice)。 “實(shí)現模擬的Spice回圈可能需要花費數周的時(shí)間，使用分析建模工具提高精確度還要花上數月�！盧utenbar表示，“在那之后，數字自動(dòng)化工具已經(jīng)解決了這些問(wèn)題，但為什么模擬部份仍未‘解決’呢？” Rutenbar指出，對于模擬設計師來(lái)說(shuō)，從那以后EDA工具所做的正確事情就是增加最佳化的自動(dòng)化、增加關(guān)鍵的IP合成、在相同設計流程中增加嵌入式 工具，并采取分而治之的方法。遺憾的是，它漏掉了工程師如何進(jìn)行實(shí)際布局的正確使用模型──換句話(huà)說(shuō)，就是‘秘方’的自動(dòng)化。 最佳化、約束管理和統計中心工具很早就實(shí)現自動(dòng)化了，而且廣受模擬設計師的接納。然而，模擬工程師仍然不愿意使用自動(dòng)化布局工具，因為他們掌握著(zhù)應該如何進(jìn)行布局的秘訣。 “工程師不想用自動(dòng)化布局工具，原因涉及其中存在一種作為正確性替代品的審美觀(guān)，”但Rutenbar強調，“利用布局美學(xué)在于確保電路能夠正常工作，因為他們過(guò)去搭建過(guò)類(lèi)似的電路，而且證明可順利地作業(yè)�！� Rutenbar認為，工程師必須接受自動(dòng)化布局工具，特別是針對未來(lái)的先進(jìn)節點(diǎn)SoC。舉例來(lái)說(shuō)，當今的分離式模擬電路很便宜，因為它們使用的設計規則可能比數字制程中最先進(jìn)的技術(shù)節點(diǎn)更落后五代之多。 然而，對于整合混合訊號電路的未來(lái)SoC來(lái)說(shuō)，模擬設計師必須學(xué)會(huì )如何在14nm、10nm、7nm甚至5nm節點(diǎn)時(shí)打造性能卓越的模擬功能。他們還必須 開(kāi)始設計模擬FinFET。使用模擬FinFET的模擬工程師所面臨的最大問(wèn)題在于導致嚴重直流(DC)壓降的電遷移、訊號與電源布線(xiàn)以及電源電路的自發(fā) 熱，而這些問(wèn)題都可以透過(guò)使用自動(dòng)化布局工具加以解決。 |
