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晶圓代工工藝技術(shù)的更新?lián)Q代使IC設計密度、性能和節能特性得以不斷提高， 但也為設計人員帶來(lái)了更多挑戰。FinFET晶體管等創(chuàng )新的新工藝特性要求大幅度提高寄生參數提取精度，以通過(guò)仿真和分析來(lái)驗證實(shí)體設計的性能。本文將會(huì )介紹新的寄生電路提取挑戰，并探討工具技術(shù)是如何不斷發(fā)展以滿(mǎn)足新要求的。 提出新工具要求的原因 在IC采用了特定實(shí)體布局后，IC設計人員需要提取它的詳細電氣性能，以便進(jìn)行靜態(tài)分析和仿真，確保IC能正常運行并滿(mǎn)足關(guān)鍵的性能要求。特別是針對16nm及以下的工藝，精確獲取FinFET器件中的寄生電阻和寄生電容，以及器件間的交互作用和與互連線(xiàn)相關(guān)的寄生電路至關(guān)重要。此外，不同的晶圓代工廠(chǎng)制作FinFET器件的方法存在差異。例如，有些晶圓代工廠(chǎng)在設計好的FinFET之間使用浮置器件，這樣一來(lái)，捕獲FinFET至浮置器件的耦合以及主要有源器件之間的耦合就非常重要。此外，FinFET中的寄生電阻也非常重要—隨著(zhù)鰭形通道和源漏區變窄，源漏電阻增大，器件性能會(huì )有所降低。 雙重圖案工藝使問(wèn)題變得更加嚴重，因為制造期間任何掩模失準都會(huì )增加或縮短多重圖案層上的特征圖案間距， 從而影響寄生電容的可預測性。因此，設計人員需要執行多重圖案角落(corner)的仿真來(lái)表征潛在的失準。在實(shí)踐中，這通常會(huì )涉及到超過(guò)10 個(gè)考慮工藝、溫度和雙重圖案(DP)角落。使用傳統工具時(shí)，全芯片抽取的時(shí)間通常為8至10小時(shí)(通宵)；而采用雙重圖案工藝時(shí)，為提取全部所需的角落，處理較大的全芯片設計，經(jīng)常需要花費更長(cháng)的時(shí)間。有時(shí)，為節省時(shí)間，設計人員不得不限制定時(shí)分析，只運行少量精選的角落，這就增加了漏掉關(guān)鍵角落組合的風(fēng)險。 另一大挑戰是先進(jìn)工藝節點(diǎn)的大型設計所需金屬填充不斷增加，使寄生參數提取工具負荷劇增。提取工具必須讀取和處理數千兆字節的數據，才能準確建模填充圖案的密度和相鄰導線(xiàn)寄生電容�？焖偬幚磉@些數據并制作簡(jiǎn)化的填充模型，對維持工具產(chǎn)出及管理提取工具的內存使用而言非常重要。 處理節點(diǎn)到節點(diǎn)成指數式增加的器件數目和交互復雜性原本就很困難，而精度更高、模型更復雜、角落更多的要求使得挑戰更加艱巨，需要針對先進(jìn)工藝節點(diǎn)完成大量的提取計算任務(wù)。即便如此，設計團隊還是希望周轉時(shí)間與之前節點(diǎn)處理時(shí)間一樣—確切來(lái)說(shuō)，就是希望能夠通宵完成全芯片提取工作，這樣在第二天就可以繼續做設計工作。 新的工具方法 面對這些新的挑戰，EDA供應商不得不退而求其次，重新開(kāi)始來(lái)創(chuàng )建全新的提取結構。Mentor Graphics公司希望可以提供具備以下功能的工具： ● 精度可媲美參考級提取工具(其缺陷是速度較慢)。 ● 周轉時(shí)間與基于規則(rule-based)的工具保持一致(其缺陷是精度較低) ● 提取詳細的FinFET器件模型。 ● 支持同步多角落提取。 ● 將多重圖案技術(shù)融入提取流程中。 ● 采用極快并高效的提取算法。 ● 提供兼顧全芯片簽核和IP特征提取的協(xié)調一致的解決方案。 ● 通過(guò)高級減縮技術(shù)提供快速的下游仿真。 ● 支持大規模平行處理方法。 ● 多個(gè)CPU內的SMP和網(wǎng)絡(luò )配置具備高度可擴展性。 要達到上述所有要求，需要結合多個(gè)創(chuàng )新方法來(lái)實(shí)現期望的功能。首先，要獲得最佳精度，就需要場(chǎng)求解器，其功能如名所示—以三個(gè)維度求解麥克斯韋偏微分方程。Mentor Graphics公司采用了一些既高效又高度平行化的創(chuàng )新型計算方法，使場(chǎng)求解器引擎的運行速度比傳統參考級場(chǎng)求解器快好幾個(gè)數量級。這將實(shí)現所需的阿托法拉級(AF)的精度，同時(shí)不會(huì )導致嚴重的性能損失。這是一項確定性技術(shù)(與Monte Carlo概率算法相比)，能夠以接近零的平均誤差和低標準差來(lái)提供可重復的結果。 基于網(wǎng)絡(luò )的平行化和多CPU處理 為獲得接近完美的可以大規模平行處理的線(xiàn)性縮放，Mentor Graphics引入了新的分解方法。與典型的片鋪(Tiling) 方法—將網(wǎng)絡(luò )劃分為眾多子網(wǎng)格來(lái)單獨處理不同，MentorGraphics所采用的方法可以保持網(wǎng)絡(luò )完整，并在專(zhuān)用CPU上處理各完整網(wǎng)絡(luò )。這種基于網(wǎng)絡(luò )的平行化方法消除了精度方面的限制和暈輪效應，提供了優(yōu)于平鋪方法的可擴展性，特別是對于對稱(chēng)多處理(SMP)機而言(圖1、圖2)。此外，基于網(wǎng)絡(luò )的平行化可以避免片鋪時(shí)由于CPU數量變化而引起的結果精度的差異。 圖1：新的Calibre xACT提取工具融入布局布線(xiàn)和靜態(tài)時(shí)序分析(STA)步驟之間的數字流程，提供對STA工具非常關(guān)鍵的寄生和耦合效應的相關(guān)信息。 圖2：采用基于網(wǎng)絡(luò )的平行化，各個(gè)網(wǎng)絡(luò )都發(fā)送至單一的CPU。由于各網(wǎng)絡(luò )在處理時(shí)未經(jīng)片鋪、保持完整，該方法提供了一個(gè)高精度、可擴展性?xún)?yōu)異的解決方案。 為進(jìn)一步提高性能，新的架構針對精度要求較低的地方(例如上金屬層)采用了具備高度可擴展性的基于規則的技術(shù)。表1展示了Calibre xACT如何針對不同的幾何形狀和層來(lái)自動(dòng)挑選合適的提取技術(shù)。 表1：CALIbRe xACT平臺針對特殊應用采取的最佳提取技術(shù)。 這些創(chuàng )新方法相結合能夠將提取性能提高三倍，或實(shí)現8個(gè)CPU每小時(shí)4～8百萬(wàn)個(gè)網(wǎng)絡(luò )的處理量，以及達到最尖端的晶圓代工廠(chǎng)簽核要求的精度。通過(guò)新的Calibre xACT架構，提取有1百萬(wàn)個(gè)臺的IP僅需15分鐘，而帶2千萬(wàn)網(wǎng)絡(luò )的全芯片提取也能在一夜之間完成。對于更大型的設計，可以通過(guò)增加額外的CPU來(lái)處理。 針對需要很多提取角落的設計，這款新平臺執行同步多角落提取，各個(gè)角落的運行時(shí)間減少了15%～20%，而精度絲毫不受影響。由于該平臺使用確定性技術(shù)，單一角落和多角落運行始終能夠提供同樣的結果，Monte Carlo方法則無(wú)法做到如此。 選擇性網(wǎng)絡(luò )處理和網(wǎng)表簡(jiǎn)化 加速周轉時(shí)間并同時(shí)減少管理數據量的另一個(gè)方法是選擇性網(wǎng)絡(luò )處理技術(shù)。通過(guò)該技術(shù)，設計人員可以為各個(gè)網(wǎng)絡(luò )選擇特定的寄生模型，從而定制針對仿真而生成的數據量(圖3)。設計人員可以按各個(gè)網(wǎng)絡(luò )逐個(gè)選擇分散RCC(帶耦合電容)、RC(不帶耦合電容)、C或R，或依各層來(lái)控制提取。例如，為降低仿真時(shí)間，同時(shí)顧及大功率網(wǎng)絡(luò )和地線(xiàn)網(wǎng)絡(luò )的寄生效應，設計人員可以提取僅包含過(guò)孔電阻而排除金屬層電阻的VDD和VSS網(wǎng)絡(luò )。這個(gè)功能特別有用， 因為過(guò)孔對電源/地線(xiàn)網(wǎng)絡(luò )形成的電阻最大。該功能可以加快仿真速度，同時(shí)維持所需的設計裕量。 圖3：Calibre xACT具備選擇性處理功能。這個(gè)例子采用不同網(wǎng)絡(luò )模型針對不同網(wǎng)絡(luò )類(lèi)型生成了網(wǎng)表。對于電源(VDD)網(wǎng)絡(luò )和地線(xiàn)(VSS)網(wǎng)絡(luò )，僅將過(guò)孔電阻提取到網(wǎng)表中。RCC模式提取了關(guān)鍵的差分對網(wǎng)絡(luò )PLUS和MINUS，所有其他網(wǎng)絡(luò )將只包含總電容值。 另一個(gè)節省時(shí)間的方法是從單個(gè)寄生參數提取數據庫(或提取運行)生成多個(gè)網(wǎng)表。這個(gè)方法可用于生成多種網(wǎng)表格式和具備多寄生模式的網(wǎng)表，其可以根據各個(gè)網(wǎng)絡(luò )進(jìn)行控制。通過(guò)這種方法，設計人員無(wú)需在每次生成不同網(wǎng)絡(luò )時(shí)運行提取，從而節省了時(shí)間；此外，還可以針對單個(gè)提取運行進(jìn)行多個(gè)布局后分析。例如，設計人員可以在設計的所有網(wǎng)絡(luò )上執行單個(gè)RCC提取運行；然后以RCC網(wǎng)絡(luò )模型生成所有信號網(wǎng)絡(luò )的SPICE網(wǎng)表，以進(jìn)行時(shí)序分析；最后生成一個(gè)DSPF格式的僅包含電阻的網(wǎng)表，以用于電遷移分析。 仿真器性能在很大程度上取決于網(wǎng)表的大小，而寄生元件可能使網(wǎng)表尺寸成數量級增加。精度越高意味著(zhù)寄生參數越多，但電路就會(huì )更加復雜，分析時(shí)間也會(huì )更長(cháng)。這就是靈活的網(wǎng)表簡(jiǎn)化技術(shù)至關(guān)重要的原因—它可以盡可能地減少用于布線(xiàn)后仿真的寄生電路數據量，僅生成所需的寄生電路數據(圖4)。這樣不僅提高了仿真性能，還減少了分析時(shí)間和收斂性問(wèn)題。 圖4：設計人員可以微調網(wǎng)表簡(jiǎn)化設置，按照需要來(lái)控制精度水平和網(wǎng)表尺寸。在這個(gè)例子中，過(guò)孔陣列被極大地縮小，從而使仿真速度加快，同時(shí)又不影響精度。 總結 數字、定制、模擬或RF設計團隊在處理任何節點(diǎn)，特別是16nm或更小的節點(diǎn)時(shí)，需要有比以往所有工具速度更快、精度更高、靈活性更強的提取工具。為應對挑戰，EDA供應商需采用基于更高級架構和算法的新提取工具來(lái)獲得所需功能。 |
