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目前，隨著(zhù)多媒體應用的普及，千兆位以太網(wǎng)已經(jīng)發(fā)展成為主流網(wǎng)絡(luò )技術(shù)。大到成千上萬(wàn)人的大型企業(yè)，小到幾十人的中小型企業(yè)，在建設企業(yè)局域網(wǎng)時(shí)都會(huì )把千兆位以太網(wǎng)技術(shù)作為首選的高速網(wǎng)絡(luò )技術(shù)。千兆位以太網(wǎng)技術(shù)甚至正在取代ATM技術(shù)，成為城域網(wǎng)建設的主力軍。 E1接口采用PCM編碼方式。符合G．703標準，通過(guò)75Ω同軸電纜或120Ω雙絞線(xiàn)進(jìn)行非對稱(chēng)或對稱(chēng)傳輸。在電信網(wǎng)中有著(zhù)廣泛應用。 將高速的千兆位以太網(wǎng)信號與低速的E1信號結合起來(lái)，實(shí)現以太網(wǎng)與E1信號的復用。既滿(mǎn)足了用戶(hù)對大帶寬、高容量數據的傳輸要求，又提供了 E1信號接入功能，實(shí)現電話(huà)業(yè)務(wù)及其他專(zhuān)用通信系統的接入功能。 系統構成 整個(gè)系統主要由E1接口單元、以太網(wǎng)接口單元、FPGA單元以及光接口單元構成。E1接口單元主要完成E1信號的接口轉換，以太網(wǎng)接口單元主要通過(guò)外部PHY芯片實(shí)現物理層功能，再通過(guò)GMII接口實(shí)現與FPGA以太網(wǎng)媒體接入控制器對接。吉比特收發(fā)器通過(guò)用戶(hù)接口將以太網(wǎng)數據和經(jīng)過(guò)碼速調整后的E1信號形成16b并行數據，再經(jīng)過(guò)16b/20b編碼形成2.5Gb/s的數據流送入到光接口單元，光接口單元完成光/電轉化，實(shí)現信號的光纖傳輸。系統框圖如圖1所示。 
圖1 系統構成框圖 E1接口單元的設計 在E1信道中，一般每8位組成一個(gè)時(shí)隙，32個(gè)時(shí)隙組成一個(gè)幀，16個(gè)幀組成一個(gè)復幀。在一個(gè)幀中，TS0主要用于傳送幀定位信號（FAS）、CRC-4（循環(huán)冗余校驗）和對端告警指示，TS16主要傳送隨路信令（CAS）、復幀定位信號和復幀對端告警指示，TS1～TS15和TS17～TS31共30個(gè)時(shí)隙則用來(lái)傳送話(huà)音或數據等信息。如果采用公共信道信令（CCS）模式，TS16就失去了傳送信令等信號的用途，TS1～TS31共31個(gè)時(shí)隙可傳送話(huà)音或數據等信息。如果采用無(wú)幀模式，E1信道將不成幀，而作為一個(gè)透明的話(huà)音或數據等信息傳輸通道。一個(gè) E1信道可傳送N個(gè)64Kb/s的話(huà)音或數據等信息通道。在隨路信令（CAS）模式，N為1～30；在公共信道信令（CCS）模式，N為1～31，而在無(wú)幀模式時(shí)，N為32。 發(fā)送方向：E1信號首先經(jīng)過(guò)接口變壓器，然后送入單/雙變換電路，完成單雙變換后送入FPGA芯片。FPGA將E1線(xiàn)路接口單元送來(lái)的 HDB3數據送入時(shí)鐘提取模塊，提取出E1時(shí)鐘，并且將HDB3數據轉換成NRZ數據，NRZ數據經(jīng)碼速調整后復用成一路125Mb/s數據流，然后送入 RocketIO GTP Transceiver 發(fā)送接口單元中，和千兆位以太網(wǎng)信號一起進(jìn)行線(xiàn)路編碼，最后形成2.5Gb/s的數據流送入到激光器進(jìn)行光線(xiàn)路編碼進(jìn)行傳輸。 接收方向：信號經(jīng)光纖傳輸后到達接收端，首先恢復成電信號送入到RocketIO GTP Transceiver接收單元中，經(jīng)時(shí)鐘提取、信號同步、解碼、信號分接，時(shí)鐘平滑后分接出E1數據流，再經(jīng)HDB3編碼后送入到單雙變換電路完成雙/ 單變化，經(jīng)接口變壓器后進(jìn)行傳輸。原理框圖如圖2所示。
圖2 E1接口原理框圖 千兆位以太網(wǎng)接口單元設計 千兆位以太網(wǎng)利用原以太網(wǎng)標準所規定的全部技術(shù)規范，其中包括CSMA／CD協(xié)議、以太網(wǎng)幀、全雙工、流量控制以及IEEE 802．3標準中所定義的管理對象。千兆位以太網(wǎng)的關(guān)鍵技術(shù)是千兆位以太網(wǎng)的MAC層和以太網(wǎng)接口的實(shí)現。 1 GMII (Gigabit MII) GMII采用8位接口數據，工作時(shí)鐘125MHz，因此傳輸速率可達1000Mb/s。同時(shí)兼容MII所規定的10/100Mb/s工作方式。接口信號定義如表1所示。 表1 GMII接口信號定義
2 Virtex-5以太網(wǎng)媒體接入控制器 在Virtex-5 FPGA中，以太網(wǎng)媒體接入控制器(以太網(wǎng)MAC)模塊提供了專(zhuān)用的以太網(wǎng)功能，它和Virtex-5 RocketIO GTP收發(fā)器以及SelectIO技術(shù)相結合，能夠讓用戶(hù)與各種網(wǎng)絡(luò )設備進(jìn)行連接。在Virtex-5器件中，以太網(wǎng)MAC模塊作為一個(gè)硬件塊集成在 FPGA內部。吉比特以太網(wǎng)MAC功能框圖如圖3所示。
圖3 吉比特以太網(wǎng)MAC功能框圖 （1）客戶(hù)端接口 發(fā)送器的客戶(hù)端接口將幀傳送給以太網(wǎng)MAC。當接收到的數據小于最短的以太網(wǎng)幀長(cháng)度時(shí)，發(fā)送器將該數據加長(cháng)，并且保持最小的幀間距；可以增加間隔的長(cháng)度，還可以通過(guò)配置發(fā)送器在幀中添加一個(gè)幀檢驗序列。一個(gè)單獨的流控制接口允許你生成暫停幀。在半雙工模式下，信號發(fā)送之間存在沖突，在有效沖突情況下，需要進(jìn)行幀重發(fā)。 接收器接口檢驗傳入幀和信號幀誤差。這里分別提供了好幀信號和壞幀信號。還可以通過(guò)配置以太網(wǎng)MAC以便在檢測到有效的暫停幀之后，暫停和重新啟動(dòng)幀傳輸。 客戶(hù)端接口的數據的寬度通常是8位或者16位。8位接口主要針對標準的以太網(wǎng)應用，它利用一個(gè)125MHz的時(shí)鐘產(chǎn)生1000Mb/s的數據傳輸速率。當使用16位模式時(shí)，可以在不提高客戶(hù)端接口時(shí)鐘頻率的條件下將數據傳輸速率提高到2000Mb/s。 (2）控制接口 每個(gè)以太網(wǎng)MAC有一個(gè)可選的管理數據I/O(MDIO)接口。它允許對外部PHY的管理寄存器和以太網(wǎng)MAC中 PCS/PMA內部的物理接口管理寄存器進(jìn)行訪(fǎng)問(wèn)。 3 Virtex-5以太網(wǎng)MAC封裝 圖4顯示了一個(gè)HDL封裝的模塊結構圖，它可以從Xilinx的CORE Generator工具中獲得。
圖4 Virtex-5以太網(wǎng)MAC封裝的模塊結構圖 以太網(wǎng)MAC是一個(gè)具有162個(gè)端口和79個(gè)參數的復雜組件。封裝文件讓你可以?xún)H對特定應用所需端口的參數和接口輕松進(jìn)行設置。它們的另外一個(gè)優(yōu)勢是簡(jiǎn)化了時(shí)鐘和物理I/O資源的使用。 以太網(wǎng)MAC封裝。在最低級別，實(shí)體化一個(gè)單獨的或者雙以太網(wǎng)MAC，同時(shí)在CORE Generator GUI中將它的屬性設置成你偏好的選項。所有未使用的輸入端口接地，未使用的輸出端口保持開(kāi)路狀態(tài)。 模塊級別的封裝。在下一層級，對物理接口以及所要求的時(shí)鐘資源進(jìn)行實(shí)體化。這包括用于串行接口的RocketIO GTP收發(fā)器。同時(shí)針對你的配置對時(shí)鐘進(jìn)行優(yōu)化，并且利用時(shí)鐘將輸出同步到你的設計。 LocalLink級別的封裝。在該級別，將FIFO添加到客戶(hù)端發(fā)送器和接收器接口。FIFO能夠處理接收時(shí)壞幀的丟失并且以半雙工模式對幀重新傳輸。LocalLink可以作為后端接口使用。 RocketIO GTP Transceiver RocketIO是一種高速的串行收發(fā)器，采用兩對差分對來(lái)進(jìn)行數據的發(fā)送和接收，可以實(shí)現兩個(gè)單工或一對全雙工的數據傳輸。RocketIO支持622Mb/s～3.75Gb/s的全雙工傳輸速率，還具有8b/10b編解碼（平衡編碼）、時(shí)鐘生成及恢復等功能。Aurora協(xié)議是為專(zhuān)有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議，可用于高速線(xiàn)性通路之間的點(diǎn)到點(diǎn)串行數據傳輸，同時(shí)其可擴展的帶寬，為系統設計人員提供了所需要的靈活性。 1 PMA和PCS層 RocketIO包括PMA（物理媒介適配層）和PCS（物理編碼子層）兩個(gè)子層，其內部結構如圖5所示。其中PMA子層主要用于串行化和解串，PCS主要包括線(xiàn)路編碼和CRC校驗編碼。
圖5 PMA、PCS內部結構框圖 PMA子層中集成了SERDES，發(fā)送和接收緩沖，時(shí)鐘發(fā)生器及時(shí)鐘恢復電路。SERDES是一個(gè)串并轉換器，負責FPGA中本地的32位并行數據（也可以是16位或8位）與RocketIO接口的串行數據之間的轉換。采用串行數據收發(fā)，可以在高頻條件下很好地避免數據間的串擾。時(shí)鐘發(fā)生器及時(shí)鐘恢復電路用于將時(shí)鐘與數據綁定發(fā)送，以及將時(shí)鐘從接收到的數據流中恢復出來(lái)，從而避免了在高速傳輸條件下時(shí)鐘與數據分開(kāi)傳輸所帶來(lái)的時(shí)鐘抖動(dòng)等問(wèn)題。 PCS子層負責8b/10b編碼解碼和CRC校驗，并集成了負責channel綁定和時(shí)鐘修正的彈性緩沖。8b/10b編碼可以避免數據流中出現連0連1的情況，便于時(shí)鐘的恢復。channel綁定通過(guò)在發(fā)送數據流中加入P字符來(lái)將幾個(gè)RocketIO通道綁定成一個(gè)一致的并行通道，從而來(lái)提高數據的吞吐率。最多支持24個(gè)通道的綁定。彈性緩沖可以解決恢復時(shí)鐘與本地時(shí)鐘的不一致問(wèn)題，并進(jìn)行數據率的匹配，從而使得channel綁定成為可能。對Rocket IO模塊的配置，可以通過(guò)下面兩種方式進(jìn)行：靜態(tài)特性可以通過(guò)HDL代碼設置；動(dòng)態(tài)特性可以通過(guò)RocketIO的原語(yǔ)端口進(jìn)行配置。 2 時(shí)鐘合成器 在實(shí)際設計中，高性能的通信質(zhì)量要求有高穩定性和高精度的時(shí)鐘源，而抖動(dòng)和頻偏是衡量時(shí)鐘源的兩個(gè)重要指標。 RocketIO內部的工作時(shí)鐘需要將輸入時(shí)鐘經(jīng)過(guò)數十倍的倍頻，但其可容忍的時(shí)鐘偏差為40ps，因此建議選擇高精度的差分時(shí)鐘。當RocketIO在 2.5Gb/s以上時(shí)，參考時(shí)鐘應采用差分輸入方式（例如LVDS、LVPECL），由專(zhuān)用差分時(shí)鐘引腳輸入，然后引到相同或相鄰通道中RocketIO 的參考時(shí)鐘輸入端；當RocketIO在2.5Gb/s以下時(shí)，不要使用FPGA內部的DCM模塊來(lái)產(chǎn)生參考時(shí)鐘，因為經(jīng)過(guò)DCM倍頻的時(shí)鐘會(huì )引入較大的抖動(dòng)，使RocketIO的接收鎖相環(huán)無(wú)法穩定地鎖定發(fā)送時(shí)鐘。 當高精度時(shí)鐘輸入到FPGA中后，吉比特發(fā)送器對參考時(shí)鐘輸入管腳REFCLK的信號完成20倍倍頻操作后，來(lái)作為自己的工作時(shí)鐘。同樣，該倍頻器已集成在芯片中，不需要額外的組件。RXRECCLK和REFCLK二者之間沒(méi)有固定的相位關(guān)系，且都為專(zhuān)用時(shí)鐘信號，不能連接到其他管腳上作為他用。當使用4字節或1字節數據接收路徑時(shí)，RXUSRCLK和RXUSRCLK2具有不同的頻率，但是頻率低的時(shí)鐘下降沿要和頻率高的時(shí)鐘下降沿對齊。同樣的關(guān)系也適用于TXUSRCLK和TXUSRCLK2信號。 Rocket IO采集數據的同步時(shí)鐘則是通過(guò)時(shí)鐘/數據恢復電路來(lái)提取的，該電路由一個(gè)單片的PLL集成塊實(shí)現，不需要任何外部組件�；謴碗娐窂慕邮盏臄祿髦刑崛〕鰰r(shí)鐘的頻率和相位，并通過(guò)20倍分頻后送到輸出管腳RXRECCLK上。 時(shí)鐘和數據恢復器：如果沒(méi)有數據存在，時(shí)鐘/數據恢復器（CDR）電路會(huì )自動(dòng)鎖相到參考時(shí)鐘上。為了使操作達到最優(yōu)性能，參考時(shí)鐘的精度必須在100×10-6之內。同時(shí)要滿(mǎn)足供電系統的低噪聲。如果有數據，則恢復電路會(huì )自動(dòng)同步鎖相到輸入數據上。 發(fā)送器：發(fā)送器模塊包括發(fā)送接口、8b/10b編碼器、不均勻控制、發(fā)送FIFO、串行器、發(fā)送終端以及預加重電路。 接收器：接收器模塊主要包括解串器、接收終端和8b/10b解碼器。 光接口單元 光接口單元主要包括光發(fā)射模塊和數字光接收放大器模塊。它們的功能分別是將電脈沖信號變換成光脈沖信號和將接收到的衰減變形的微弱光脈沖信號通過(guò)光/電轉換成電脈沖信號。光發(fā)射模塊把符合數字光纖通信系統傳輸性能要求的光脈沖波形從光源組件的尾纖發(fā)射出去。光接收放大器模塊由 PIN+FET和放大電路組成。它將微弱光脈沖信號經(jīng)O/E轉換，并給予足夠的放大，還原成原來(lái)的數字脈沖信號。 本設計選用飛通2.5Gb/s光模塊,中心波長(cháng)1550nm。傳輸距離可達40km。參考電路如圖6所示。
圖6 與光模塊連接示意圖 結束語(yǔ) 本文設計的基于Xilinx FPGA的千兆位以太網(wǎng)及E1信號的光纖傳輸系統采用Xilinx XC5VLX30T芯片，通過(guò)以太網(wǎng)測試儀和數據誤碼儀對本系統分別進(jìn)行性能測試，測試結果滿(mǎn)足設計要求，系統工作穩定。從而實(shí)現了千兆位以太網(wǎng)信號和 E1信號的接入功能，為用戶(hù)搭建了一個(gè)大容量、多業(yè)務(wù)的傳輸平臺。 作者：中國電子科技集團公司第三十四研究所 覃勇 龔華達 劉華 日期：2010-7-1 |
