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大家好，這里小梅哥將我們精心錄制和編輯的FPGA學(xué)習系列教程——《小梅哥FPGA設計思想與驗證方法視頻教程》分享給大家。教程充分考慮0基礎朋友的實(shí)際情況，手把手帶領(lǐng)學(xué)習者分析思路、編寫(xiě)代碼、仿真驗證、板級調試。教語(yǔ)法，學(xué)仿真，一步一步，直到最后設計若干較為綜合的邏輯系統。 教程以我們自主開(kāi)發(fā)的芯航線(xiàn)FPGA學(xué)習板為實(shí)驗平臺，通過(guò)若干基礎和綜合的系統設計講解，一步一步掌握FPGA設計與驗證的思想和方法。 以下為整理總結的每節課的知識點(diǎn)： 01、科學(xué)的開(kāi)發(fā)流程 本集是視頻教程第一講，主要通過(guò)一個(gè)實(shí)例簡(jiǎn)單演示FPGA開(kāi)發(fā)的基本流程。本人也是自學(xué)過(guò)兩年FPGA，并參加了國內某專(zhuān)業(yè)的FPGA培訓機構100天就業(yè)培訓，并最終留任授課3個(gè)月。因此十分清楚了解各位學(xué)習者在剛開(kāi)始學(xué)習FPGA時(shí)的各種苦悶。因此希望通過(guò)這樣一個(gè)視頻教程，把較為科學(xué)的FPGA學(xué)習方法和思想傳遞給大家。 如果大家所認為的FPGA開(kāi)發(fā)流程就是編碼、下載、調試，那么你就該好好的看下這個(gè)視頻教程了，因為我也正是被這種錯誤的學(xué)習方式耽誤了好久好久，直到參加了培訓學(xué)習才知道，仿真驗證才是FPGA開(kāi)發(fā)的重中之重，現在的我進(jìn)行FPGA開(kāi)發(fā)，板級調試時(shí)間占不到整個(gè)開(kāi)發(fā)過(guò)程的5%，并不是我不重視板級調試，而是因為通過(guò)完整的理論驗證之后，下載到板級上基本不會(huì )出現任何問(wèn)題�？茖W(xué)的學(xué)習方法尤為重要，希望大家一定要注意這一點(diǎn)。我也曾在工作中遇到很多人，就算是我手把手的教他仿真、寫(xiě)testbench，他也不愿意弄的情況，因此我只想在這里說(shuō)，不仿真，永遠無(wú)法掌握FPGA時(shí)序設計的要點(diǎn)，做設計永遠是事倍功半。 02、3-8譯碼器設計驗證 本集是視頻教程第二講，主要通過(guò)3-8譯碼器的設計實(shí)現與驗證，講解Verilog基礎語(yǔ)法，并復習FPGA開(kāi)發(fā)的基本流程。希望通過(guò)這樣一個(gè)視頻教程，帶領(lǐng)大家進(jìn)一步熟悉FPGA的開(kāi)發(fā)流程。 課程以實(shí)現3-8譯碼器的設計為起點(diǎn)，手把手演示工程創(chuàng )建，設計輸入以及仿真驗證，讓每一個(gè)0基礎的朋友都能快速跟上節奏。另外，有一定基礎的朋友，其實(shí)也可以觀(guān)看，因為在設計中，我已經(jīng)將很多的設計小技巧穿插在視頻中了。請明白：實(shí)現3-8譯碼器不是目的，目的是學(xué)習開(kāi)發(fā)流程和基本技巧。 03、二進(jìn)制計數器設計驗證 本集是視頻教程第三講，主要通過(guò)FPGA數字邏輯設計中最常用的一個(gè)模塊——二進(jìn)制計數器的設計實(shí)現與驗證，講解Verilog基礎語(yǔ)法，并復習FPGA開(kāi)發(fā)的基本流程。希望通過(guò)這樣一個(gè)視頻教程，帶領(lǐng)大家進(jìn)一步熟悉FPGA的開(kāi)發(fā)流程，并體會(huì )計數器在FPGA系統中的重要地位。 課程以實(shí)現二進(jìn)制計數器的設計為起點(diǎn)，手把手演示工程創(chuàng )建，設計輸入以及仿真驗證，讓每一個(gè)0基礎的朋友都能快速跟上節奏。另外，有一定基礎的朋友，其實(shí)也可以觀(guān)看，因為在設計中，我已經(jīng)將很多的設計小技巧穿插在視頻中了。請明白：實(shí)現二進(jìn)制計數器不是目的，目的是學(xué)習開(kāi)發(fā)流程和基本技巧，并體會(huì )FPGA數字系統設計中常用的時(shí)間控制方式。 04、高性能計數器IP核使用 本集是視頻教程第四講，主要通過(guò)演示FPGA數字邏輯設計中除Verilog代碼方式設計外另外一種最常用的設計方式——使用IP核進(jìn)行系統設計。本教程講解了如何在Quartus II軟件中調用一個(gè)基本的免費IP核——計數器IP核，并編寫(xiě)Testbench對IP核進(jìn)行仿真驗證，以教會(huì )大家如何正確科學(xué)的使用一個(gè)成熟的IP核。希望大家通過(guò)這樣一個(gè)視頻教程，感受到使用IP核進(jìn)行系統設計的便捷性。 課程以學(xué)習使用計數器IP核為起點(diǎn)，手把手演示工程創(chuàng )建，IP核調用、Testbench編寫(xiě)以及仿真驗證，讓每一個(gè)0基礎的朋友都能快速跟上節奏。另外，有一定基礎的朋友，其實(shí)也可以觀(guān)看，因為在設計中，我已經(jīng)將很多的設計小技巧穿插在視頻中了。請明白：學(xué)會(huì )使用計數器IP核不是不是目的，目的是感受使用IP核進(jìn)行設計的便捷性。 05、BCD碼計數器設計驗證 本集是視頻教程第五講，主要講解數字系統，尤其是時(shí)鐘系統中非常常見(jiàn)的一個(gè)模塊——BCD碼計數器的設計實(shí)現與驗證，講解Verilog基礎語(yǔ)法，了解BCD碼技術(shù)器與普通二進(jìn)制計數器的區別。BCD碼計數器經(jīng)常用在需要十進(jìn)制計數，十進(jìn)制格式輸出的場(chǎng)合。希望通過(guò)這樣一個(gè)視頻教程，帶領(lǐng)大家了解除二進(jìn)制計數器以外的另一種計數實(shí)現方式。該BCD碼計數器將在綜合實(shí)驗如數字鐘、秒表、簡(jiǎn)易數字頻率計中發(fā)揮強大作用，簡(jiǎn)化系統設計。 課程以實(shí)現BCD碼計數器的設計為起點(diǎn)，手把手演示工程創(chuàng )建，設計輸入以及仿真驗證，讓每一個(gè)0基礎的朋友都能快速跟上節奏。另外，有一定基礎的朋友，其實(shí)也可以觀(guān)看，因為在設計中，我已經(jīng)將很多的設計小技巧穿插在視頻中了。 06、例解阻塞賦值與非阻塞賦值 本集是視頻教程第六講，主要通過(guò)簡(jiǎn)單的例子對比了Verilog語(yǔ)法中阻塞賦值和非阻塞賦值的區別，通過(guò)證明非阻塞賦值多種賦值順序生產(chǎn)電路的唯一性，與非阻塞賦值多種賦值書(shū)序生成電路的不確定性，來(lái)展示使用非阻塞賦對設計可預測性的重要意義。 07、例說(shuō)狀態(tài)機 本集是視頻教程第七講，主要通過(guò)簡(jiǎn)單的例子介紹了FPGA設計中最常見(jiàn)的設計思想——狀態(tài)機，通過(guò)狀態(tài)機，可以實(shí)現很復雜的時(shí)序控制內容，學(xué)好狀態(tài)機，是掌握FPGA技術(shù)的重中之重。 08、基于狀態(tài)機的獨立按鍵消抖 本集是視頻教程第八講，主要通過(guò)獨立按鍵消抖這樣一個(gè)實(shí)驗，來(lái)進(jìn)一步舉例講解狀態(tài)機的設計思想，獨立按鍵消抖有多種方式可以實(shí)現，這里采用狀態(tài)機的方式，既能方便大家理解按鍵消抖的整個(gè)過(guò)程，又能進(jìn)一步領(lǐng)會(huì )狀態(tài)機的設計思想。 09、獨立按鍵控制LED與亞穩態(tài)問(wèn)題引入 本集是視頻教程第九講，主要通過(guò)獨立按鍵控制LED燈狀態(tài)變化這樣一個(gè)實(shí)驗，來(lái)驗證獨立按鍵消抖是否成功，另外，由于獨立按鍵作為一個(gè)外部異步輸入信號，因此借此機會(huì )剛好給大家詳細介紹了亞穩態(tài)的原理和應對策略。希望大家在觀(guān)看學(xué)習時(shí)，重點(diǎn)體會(huì )亞穩態(tài)的物理原理并掌握這種簡(jiǎn)單外部輸入信號的亞穩態(tài)應對方法。 10、數碼管動(dòng)態(tài)掃描設計與實(shí)現 本集是視頻教程第十講，主要通過(guò)講解數碼管動(dòng)態(tài)掃描原理，并提取出實(shí)現的電路結構，從電路結構入手編寫(xiě)代碼，仿真對設計進(jìn)行驗證，最終板級調試時(shí)，使用In system sources and probes editor調試工具設置需要顯示的內容，則數碼管顯示對應的數值。本節課與前面課程的風(fēng)格稍有不同，本節課代碼不再是核心，核心是電路結構，電路結構確定后編寫(xiě)代碼只是照圖施工的過(guò)程。這也是越來(lái)越接近FPGA設計的底層思維。希望大家仔細體會(huì )。 11、UART串口發(fā)送模塊設計與驗證 本集是視頻教程第十一講，主要講解UART串口發(fā)送模塊的設計與實(shí)現，教程同數碼管驅動(dòng)的講解方法一致，也是從結構到電路，最后寫(xiě)代碼照圖施工，仿真對設計進(jìn)行驗證，最終板級調試時(shí)，使用In system sources and probes editor調試工具設置需要發(fā)送的內容，按下按鍵，則串口發(fā)送模塊將需要發(fā)送的數據對應發(fā)送出去，在PC機上使用串口調試工具即可接收顯示，驗證設計的正確性。該模塊將作為后期很多設計的基礎模塊進(jìn)行使用，希望大家都能夠自己編寫(xiě)并調試通過(guò)，為后面的學(xué)習做好準備。 12、UART串口接收模塊設計與驗證 本集是視頻教程第十二講，主要講解UART串口接收模塊的設計與實(shí)現，教程同數碼管驅動(dòng)的講解方法一致，也是從結構到電路，最后寫(xiě)代碼照圖施工，仿真對設計進(jìn)行驗證，最終板級調試時(shí)，在PC機上使用串口調試工具發(fā)送測試數據，使用In system sources and probes editor調試工具查看串口接收模塊接收到的數據內容。通過(guò)比對發(fā)送和接收到的數據是否一致，驗證設計的正確性。該模塊將作為后期很多設計的基礎模塊進(jìn)行使用，希望大家都能夠自己編寫(xiě)并調試通過(guò)，為后面的學(xué)習做好準備。 13、嵌入式塊RAM應用之雙口RAM 本集是視頻教程第十三講，主要講解FPGA芯片中提供的專(zhuān)用嵌入式塊RAM的應用實(shí)例之一，也就是RAM IP核的使用。課程首先簡(jiǎn)單介紹了Altera Cyclone 系列FPGA器件的內部結構，然后介紹了RAM IP核的調用方法和配置窗口中的一些參數含義，然后通過(guò)仿真的方式對RAM IP核的接口時(shí)序進(jìn)行了分析，為下一節課，RAM IP的具體應用實(shí)例打下了基礎。希望大家仔細體會(huì )這種使用仿真來(lái)探索驗證IP核接口時(shí)序的方法。 14、搭建串口收發(fā)與存取雙口RAM簡(jiǎn)易應用系統 本集是視頻教程第十四講，主要通過(guò)將前面三講（串口發(fā)送、串口接收、嵌入式塊RAM）綜合起來(lái)，設計了一個(gè)簡(jiǎn)易的小系統，通過(guò)電腦以串口發(fā)送數據給FPGA，FPGA接收后存儲在RAM中，再在按鍵的控制下，讀取RAM中的數據，通過(guò)串口發(fā)送出去。來(lái)體現模塊化設計的巨大優(yōu)勢。同時(shí)，視頻花了相當的時(shí)間來(lái)演示使用Visio繪制系統架構圖，一個(gè)好的架構圖，不僅能夠讓設計者思維更清晰，也更加有利于設計在工程師間的交互，方便后期的升級和維護。希望大家仔細體會(huì )我這種模塊化拼接的設計思想。 15、ROM的搭建與Signaltap II 工具使用 本集是視頻教程第十五講，主要介紹了嵌入式塊RAM的另一個(gè)具體應用——ROM。在很多電子系統中，總有一部分數據是從始至終不需要改變，只需要在使用的時(shí)候讀取即可。在FPGA中，我們可以使用嵌入式塊RAM搭建具有ROM屬性的存儲器，用來(lái)存放某些需要永久保存的數據。本節課，通過(guò)使用ROM存儲器存儲三角波數據，外建簡(jiǎn)易地址發(fā)生器，搭建了一個(gè)簡(jiǎn)易的信號發(fā)生器系統。并使用Quartus II軟件提供的強大的調試工具Signaltap II來(lái)對ROM的輸出信號進(jìn)行抓取，以模擬波形的顯示出來(lái)，從而驗證設計的正確性，同時(shí)，本課程還介紹了使用In-System memory content editor在線(xiàn)更改ROM中的數據，將三角波的波形數據更改為正弦波，然后再次在Signaltap II工具上觀(guān)察抓取到的信號，以驗證數據確實(shí)被更改。本節課程，內容并不復雜，但是卻使用了多種調試工具，希望大家學(xué)有所獲。 16、FIFO介紹與時(shí)序驗證 本集是視頻教程第十六講，主要介紹了嵌入式塊RAM的另一個(gè)具體應用——FIFO。FIFO的完整英文拼寫(xiě)為First In First Out，即先進(jìn)先出。FPGA或者ASIC中使用到的FIFO一般指的是對數據的存儲具有先進(jìn)先出特性的一個(gè)存儲器，常被用于數據的緩存或者高速異步數據的交互。本節課程，理論講解較為細致，望大家仔細理解體會(huì )，祝大家學(xué)有所獲。 17、使用PLL進(jìn)行設計+Verilog參數化設計介紹 本集是視頻教程第十七講，主要介紹了Altera FPGA器件中提供的專(zhuān)用時(shí)鐘管理單元PLL的一些基本特性，并通過(guò)一個(gè)簡(jiǎn)單的實(shí)例：PLL輸出的多路頻率不同的時(shí)鐘驅動(dòng)同一個(gè)LED閃爍模塊，通過(guò)比較LED閃爍的頻率來(lái)驗證PLL對時(shí)鐘信號的正確管理。另外，視頻還介紹了Verilog語(yǔ)法中非常有用的一種技巧——參數化設計。參數化設計能給我們的功能模塊帶來(lái)最大的靈活性，使我們在不修改原本代碼內容的前提下，修改其中某些關(guān)鍵參數，從而適應于不同的應用。本節課程，即講解了PLL 的有關(guān)內容，又講解了參數化設計的語(yǔ)法，希望大家學(xué)習過(guò)程中仔細體會(huì )參數化設計的好處。 18、基于線(xiàn)性序列機設計思想的串行DAC（TLC5620）驅動(dòng) 本集是視頻教程第十八講，主要介紹了FPGA設計中除狀態(tài)機的設計思想外另外一種常見(jiàn)的設計方式——線(xiàn)性序列機。線(xiàn)性序列機和狀態(tài)機比較相似，確更加容易規劃實(shí)現，對于信號變化與時(shí)間一一對應的時(shí)序設計，采用線(xiàn)性序列機往往更加快捷高效。本課首先介紹了線(xiàn)性序列機的設計思想，然后針對芯航線(xiàn)FPGA套件中配套的多通道串行ADDA模塊，介紹了其DAC電路和參考源電路，DAC芯片使用TLC5620芯片，該芯片的控制時(shí)序就是每個(gè)控制信號的變化時(shí)間與時(shí)間一一對應，因此非常適合使用線(xiàn)性序列機進(jìn)行設計。接著(zhù)，在Quartus II軟件中設計并使用modelsim仿真驗證依據線(xiàn)性序列機的設計思想設計的TLC5620控制器，最后，在芯航線(xiàn)FPGA學(xué)習套件上進(jìn)行板級驗證，以驗證設計的正確性。驗證時(shí)，使用In system sources and probes editor工具，輸入希望輸出的電壓值對應的數字值，則芯航線(xiàn)FPGA開(kāi)發(fā)板控制DAC模塊輸出正確的電壓值。本節課程，引入了新的一種設計方式——線(xiàn)性序列機，希望學(xué)習者自己體會(huì )，感受這種方式在應對具有串行執行特征的時(shí)序電路設計中的優(yōu)勢。 19、基于線(xiàn)性序列機設計思想的串行ADC驅動(dòng) 課程目標：學(xué)會(huì )使用線(xiàn)性序列機的思想設計常見(jiàn)的有串行執行特征的時(shí)序邏輯 實(shí)驗平臺：芯航線(xiàn)FPGA學(xué)習套件主板，芯航線(xiàn)串行ADDA模塊 實(shí)驗現象：將串行多通道ADDA模塊接在芯航線(xiàn)FPGA開(kāi)發(fā)板上，使用In system sources and probes editor設置DAC模塊輸出電壓信號，然后使用ADC采樣DAC的輸出電壓，將DAC輸出值和ADC采樣值進(jìn)行比較，同時(shí)使用萬(wàn)用表測量DAC輸出電壓以驗證ADC控制邏輯的正確性。 知識點(diǎn)： 1.復習線(xiàn)性序列機設計思想與實(shí)現 2.TLV1544型ADC芯片驅動(dòng)設計 20、HT6221紅外遙控解碼 本集是視頻教程第二十講，具體課程內容如下所示： 課程目標：學(xué)會(huì )使用FPGA來(lái)對脈沖編碼的數字序列進(jìn)行解碼 實(shí)驗平臺：芯航線(xiàn)FPGA學(xué)習套件主板，基于HT6221的紅外遙控器 實(shí)驗現象：按下紅外遙控上的按鍵，然后在Quartus II軟件中使用In system sources and probes editor中觀(guān)察解碼結果，根據解碼結果與紅外遙控實(shí)際發(fā)出的數值進(jìn)行比較從而判斷解碼的正確性。 本節課知識點(diǎn)： 1.脈沖編碼的數字解析 2.HT6221型紅外遙控編碼的解碼實(shí)現 全部開(kāi)源視頻下載地址： http://pan.baidu.com/s/1kUs0vkF 如有任何疑問(wèn)，歡迎加入芯航線(xiàn)FPGA學(xué)習支持群（472607506）進(jìn)行討論 |
