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對可編程系統級芯片(SoPC)的開(kāi)發(fā)而言，僅僅依靠可編程器件(PLD)在規模和速度方面的進(jìn)步，依靠使用方便的嵌入式處理器內核，以及依靠其他的IP內核本身是不夠的。通過(guò)解決系統級的復雜問(wèn)題，使PLD技術(shù)在產(chǎn)品面市時(shí)間方面帶來(lái)好處，需要一種清晰的系統層次的構造方法。 過(guò)去， PLD的用戶(hù)喜愛(ài)MAX+PLUS II的集成化特點(diǎn)(一個(gè)完全集成的設計實(shí)體，包括設計輸入、綜合、仿真、布局布線(xiàn)和時(shí)序分析)，今天，同樣還是那些用戶(hù)，卻要求最佳的綜合工具、最佳的仿真工具和最佳的時(shí)序分析工具。PLD布局布線(xiàn)工具必須以某種方式滿(mǎn)足這些不斷變化的要求，這種方式使得整個(gè)設計方法在方向上更加以專(zhuān)用集成電路(ASIC)為中心。如果這種新的PLD設計方法正確地構造出來(lái)，它將比ASIC技術(shù)更快地促進(jìn)IP內核的應用，并且，支持只有可編程技術(shù)才能提供的靈活性和定制能力。 現在，在高密度器件中使用IP內核已經(jīng)是非常普遍的做法。盡管用戶(hù)使用總線(xiàn)接口功能(如 66 MHz的PCI總線(xiàn))和DSP功能(如FIR濾波器)已經(jīng)有幾年的時(shí)間，IP內核的應用最近又出現了三個(gè)基本的變化。首先是現在的專(zhuān)用編程器具有強大的功能和靈活性。例如，新的FIR編譯器包含了一個(gè)支持4比特到32比特系數精度的內置系數生成器，可以設計任何抽頭數目的濾波器。該編譯器還支持樣點(diǎn)的等間隔舍入、內插以及串行和并行的算法結構選項，從而使用戶(hù)可以按照自己的性能和布局面積要求優(yōu)化濾波器，并且，可以容易地修改和重新評價(jià)濾波器以滿(mǎn)足系統的要求。 在強化設計方法方面采取的第二個(gè)重要變化就是現在已有的對各種工業(yè)標準開(kāi)發(fā)工具的接口。例如， 現在的FIR 編譯器還能夠產(chǎn)生MATLAB、Simulink、VHDL和Verilog HDL 格式的仿真模型，從而與上述各種強大的工具更緊密地連接起來(lái)。類(lèi)似的支持Reed-Solomon糾錯算法等DSP應用的應用編譯器也正在開(kāi)發(fā)過(guò)程中。 與IP內核的應用有關(guān)的第三個(gè)重大變化是專(zhuān)門(mén)為PLD優(yōu)化的嵌入式處理器的出現。只有使用了高性能的處理器， SoPC設計能力的潛力才真正成為可能。在一個(gè)理想的開(kāi)發(fā)環(huán)境中，設計者將只是簡(jiǎn)單地編寫(xiě)出體現系統規范的C代碼，然后，足夠智能化的開(kāi)發(fā)工具將在嵌入式處理器中劃分某些算法，并將其余的算法綜合到可編程邏輯中去。然而，遺憾的是，現有的工具還沒(méi)有達到如此高級的水平，而在PLD中集成嵌入式處理器會(huì )將增加設計的復雜性。新的開(kāi)發(fā)方法必須解決建模、處理器集成和PLD的設計輸入等問(wèn)題，并且，能夠智能化地開(kāi)發(fā)各種總線(xiàn)接口來(lái)優(yōu)化系統性能。 為了優(yōu)化系統級的解決方案，開(kāi)發(fā)工具必須就處理器內核如何與存儲器、外設I/O模塊相互作用提供精確和完整的模型。利用硬核處理器進(jìn)行設計，通常需要一個(gè)描述特定的系統總線(xiàn)操作的處理器總線(xiàn)功能模塊，一定的時(shí)序關(guān)系，以及設計內部處理器模塊與其他模塊的接口。使用軟核處理器，則需要正確的行為模型來(lái)證實(shí)PLD內部的具體實(shí)現滿(mǎn)足處理器子系統的時(shí)序規范。整個(gè)SoPC的設計過(guò)程必須支持對VHDL或者Verilog仿真、行為仿真以及VHDL和Verilog 測試工具。 保證嵌入式處理器在PLD中成功應用的關(guān)鍵是開(kāi)發(fā)一種直觀(guān)的方法，用來(lái)選擇一個(gè)指定的處理器，選擇所有適用的外設功能和外部存儲器控制器，以及定義存儲器映象圖。開(kāi)發(fā)工具SoPC Builder使用設計者熟悉的MegaWizard插件完成全部適用選項的選擇。 外設和存儲器映象選定后，處理器C代碼的生成、實(shí)時(shí)操作系統(RTOS)的選擇以及外設驅動(dòng)程序的設計也非常關(guān)鍵。對PLD編程需要用一個(gè)集成了嵌入式處理器初始化代碼和傳統的PLD初始化文件的器件文件。將這些文件集成到一個(gè)連貫的過(guò)程中，才能實(shí)現成功的編程。 設計方法中采用的IP內核會(huì )不斷變化，在很多其他的設計方式中，設計方法與現有的ASIC方法緊密結合，而用戶(hù)正在要求將從前只與ASIC設計有關(guān)的工具應用到PLD設計中。去年，功能和時(shí)序仿真對大多數PLD用戶(hù)還是足夠的，但是現在用戶(hù)卻在期望使用行為仿真工具優(yōu)化設計過(guò)程。為了滿(mǎn)足這一需求，Altera在其所有開(kāi)發(fā)工具的應用中包含了利用建模技術(shù)實(shí)現的行為仿真功能。這些開(kāi)發(fā)工具還提供了測試功能以加速仿真的過(guò)程。 現在，基于仿真向量文件的功率估計工具也已問(wèn)世。這些工具使用仿真向量文件來(lái)代表實(shí)際的器件操作，以此來(lái)模擬可編程器件(PLD)的功耗，精度比按照設計規模、時(shí)鐘速率和節點(diǎn)切換速率來(lái)估計功耗的上一代設計工具高得多。用戶(hù)還期望用基于最小時(shí)序的時(shí)序仿真來(lái)補充基于典型延遲的時(shí)序仿真，從而證實(shí)其設計將在所有的操作條件下正常工作。 通常，設計方法發(fā)生變化或者是因為新的工具提高了系統性能，或者是因為它們帶來(lái)的生產(chǎn)效率的提高，縮短了設計周期�；贑代碼的設計和行為綜合工具能夠縮短設計周期。 今天，對這些提高生產(chǎn)效率的工具的挑戰在于：對于現有的HDL方法，從更高層次的抽象能否產(chǎn)生具有比較性的性能？在A(yíng)SIC技術(shù)能夠獲得高得多性能的應用場(chǎng)合，PLD的用戶(hù)通常想充分利用器件的性能。 只有當這些提高生產(chǎn)效率的工具以提供最優(yōu)性能的方式解決這種抽象的性能折中時(shí)，它們才會(huì )有實(shí)用價(jià)值。當且僅當它們真正可行的時(shí)候， PLD的形式驗證才是可行的。 目前，盡管PLD開(kāi)發(fā)工具的性能已經(jīng)大為提高，人們仍然在持續努力。智能邏輯布局和時(shí)序驅動(dòng)布線(xiàn)技術(shù)的新發(fā)展正在預示著(zhù)新的性能超越。不久以前， fMAX的性能指標就提高了40％到50% 。并且，新技術(shù)與傳統綜合工具的結合更緊密，如更精確的時(shí)序估計和閉環(huán)綜合將進(jìn)一步提高性能。 使用PLD主要優(yōu)勢之一是PLD提供了一個(gè)硬件平臺，在這個(gè)平臺上可以進(jìn)行軟件開(kāi)發(fā)、建模、系統級仿真，并且，在設計過(guò)程早期就可以進(jìn)行協(xié)同驗證。在這一過(guò)程中，盡早獲得在硅片中布局布線(xiàn)的結果是一個(gè)優(yōu)勢，只要它確實(shí)提高了系統級調試過(guò)程的效率。象SignalTap技術(shù)這樣的第一代調試工具使用了嵌入式邏輯分析器，當以系統最高速度運行器件時(shí)，它使得整個(gè)設計的全部?jì)炔抗濣c(diǎn)是可見(jiàn)的。人們期待著(zhù)調試工具的進(jìn)一步改進(jìn)，以便將同樣的直觀(guān)性帶回到最初的HDL源代碼中去，并且通過(guò)快速的轉換來(lái)觀(guān)察新增的節點(diǎn)。 PLD開(kāi)發(fā)工具必須進(jìn)一步發(fā)展，從而與技術(shù)進(jìn)步和EDA產(chǎn)業(yè)的發(fā)展相適應。器件的復雜度在不斷地增加，設計方法也必須在不降低器件性能的情況下，通過(guò)縮短設計周期來(lái)提高生產(chǎn)效率。如果成功了，這種技術(shù)將使得基于PLD的產(chǎn)品進(jìn)入傳統的嵌入式處理器市場(chǎng)。 |
