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位置編碼器是工業(yè)自動(dòng)控制中重要的反饋環(huán)節執行元件。位置編碼器按工作方式分為絕對式和增量式兩種。絕對位置式編碼器的數據輸出一般采用串行通信的方式。位置編碼器的通信速度，在一定程度上影響閉環(huán)系統的時(shí)間常數。德國IC-Haus公司提出的BiSS(Bidirectional Synchronous Serial)協(xié)議是一種新型的可自由使用的開(kāi)放式同步串行通信協(xié)議，使用該協(xié)議通信波特率可以達到10Mbps，達到RS422接口總線(xiàn)的波特率上限，是其它一些同類(lèi)常用串行通信協(xié)議(如SSI，EnDat，Hiperface，起止式異步協(xié)議)的5倍以上。 注：起止式指一種常用的異步串行通信協(xié)議，每幀數據包括1位起始位、5-8位數據位、1(或0)位奇偶校驗位、1(或1.5或2)位停止位。 由表1中可知，BiSS協(xié)議通信波特率遠遠高出其它協(xié)議，總線(xiàn)連接方式、報警位、協(xié)議長(cháng)度可調整，工業(yè)應用靈活性好，無(wú)協(xié)議產(chǎn)權成本，全數字接口無(wú)模擬器件成本�？梢�(jiàn)，在通信速度、產(chǎn)品適應性、成本等綜合方面，BiSS協(xié)議具有很好的發(fā)展前景。 1、BiSS協(xié)議 BiSS協(xié)議包括讀數模式(sensor mode)和寄存器模式(register mode)兩部分的內容。如圖1、圖2所示，在點(diǎn)對點(diǎn)或總線(xiàn)連接下由主機發(fā)送MA(master)信號，編碼器返回SL(slave)信號。SL的返回信號是和MA的時(shí)鐘同步的。在寄存器模式下，MA在提供時(shí)鐘的同時(shí)，需要攜帶寄存器地址、寄存器值等信息，這是通過(guò)不同的占空比實(shí)現的：當占空比在10%"30%(文中稱(chēng)為低占空比)時(shí)，同時(shí)表示數據0；當占空比在70%"90%(文中稱(chēng)為高占空比)時(shí)，同時(shí)表示數據1。 1.1 讀數模式 在讀數模式下，通信波特率可達到10Mbps，MA和SL的幀結構如圖3所示。其中，MA的REQ(請求)位的①"②時(shí)間長(cháng)度要小于timeoutSENS(可編程的時(shí)間參數)，編碼器識別為讀數模式。在MA的每一個(gè)時(shí)鐘上升沿，SL返回相應的數據位。 實(shí)際應用中，長(cháng)距離的導線(xiàn)傳輸、接口電平轉換芯片等帶來(lái)的總線(xiàn)延時(shí)(line delay)，會(huì )有SL2的延遲響應波形。由此可估計總線(xiàn)延時(shí)為③"⑧時(shí)間長(cháng)度，即MA時(shí)鐘上升沿和SL響應位下降沿的時(shí)間長(cháng)度，相應地延遲采樣時(shí)刻，使通信不受總線(xiàn)延時(shí)的影響。 編碼器的位置信號需要內部采集，轉換等過(guò)程。當編碼器忙不能立刻響應主機的讀數請求時(shí)，延遲響應start位，此時(shí)為SL3的波形，數據處理帶來(lái)的延時(shí)為④"⑨時(shí)間長(cháng)度。 可見(jiàn)，在高波特率的通信狀態(tài)下，仍能通過(guò)估計總線(xiàn)延時(shí)和忙延時(shí)，準確的進(jìn)行數據通信。 1.2 寄存器模式 在讀寫(xiě)寄存器模式下，通信波特率相對較低。文中編碼器的寄存器為EEPROM，正常工作上限波特率為250K。MA的REQ位時(shí)間長(cháng)度要大于timeoutSENS，編碼器識別為寄存器模式。寄存器地址序列為③"④波形(讀寄存器、寫(xiě)寄存器相同)，包括3位的ID(編碼器編號)、7位ADR(編碼器地址)、1位WNR(讀寫(xiě)標志位)和4位CRC(校驗位)，同樣使用高低占空比來(lái)實(shí)現時(shí)鐘和數據的同時(shí)輸出。 主機輸出寄存器地址序列后，如果是讀寄存器模式，即寄存器地址序列中的WNR位為0，MA繼續輸出時(shí)鐘，SL返回寄存器中的數據。如果是寫(xiě)寄存器模式，即寄存器地址序列中的WNR位為1，MA則繼續輸出高低占空比信號，SL返回寫(xiě)入的寄存器值，如該值與發(fā)送的數據一致，說(shuō)明寫(xiě)寄存器操作成功。 位置數據、寄存器數據、寄存器地址后均加有CRC校驗，保證傳送數據的準確性。對于總線(xiàn)連接方式，BiSS協(xié)議給出了多編碼器串行連接的讀數方式和寄存器讀寫(xiě)方式，是上述時(shí)序的組合。 2、通信模塊的軟硬件設計 2.1 硬件設計 通信模塊基于EP1C12Q240-FPGA設計，對Netzer RE252型號的絕對位置式光電編碼器進(jìn)行位置讀數，采用點(diǎn)對點(diǎn)連接，RS422差分總線(xiàn)接口使用MAX3460電平轉換芯片。為了提高通信模塊在工業(yè)應用中的抗干擾性，接口芯片和FPGA核心模塊之間加入高速光耦HCPL0630進(jìn)行隔離。輸出接口有并行接口、串行通信接口、增量式等，與上位機通信。 2.2 軟件設計 程序在Quartus II軟件[6]環(huán)境下，使用Verilog HDL[7]語(yǔ)言編寫(xiě)，采用的是自底向上的編寫(xiě)方式，使用約6000門(mén)資源。底層模塊包括讀數模塊、讀寫(xiě)寄存器模塊。底層模塊的clk時(shí)鐘由頂層模塊的鎖相環(huán)PLL分頻提供[8]。讀數模塊或者讀寫(xiě)寄存器模塊在EN置位后，獨占MA線(xiàn)，發(fā)送與協(xié)議對應的波形，再根據編碼器返回的SL波形采樣識別數據，通過(guò)data總線(xiàn)保存到頂層模塊的數據緩沖區。 頂層模塊主要包括兩個(gè)狀態(tài)機。讀數狀態(tài)機根據編碼器的工作時(shí)序要求完成寄存器的初始化，然后不斷的讀取編碼器的數據保存到數據緩沖區。輸出狀態(tài)機根據指定標志位從數據緩沖區讀取數據，控制以并行、串口、增量式的輸出時(shí)序邏輯。 3、實(shí)驗結果及對比 quartus II中的signalTap邏輯分析儀可以嵌入到FPGA，觀(guān)察管腳電平和內部變量值。圖7所示為編碼器返回14位數據的通信波形。從圖中可見(jiàn)，SL的第一個(gè)下降沿即ACK位延遲了約0.65μs，為總線(xiàn)延時(shí)。一個(gè)完整的讀數操作從-5時(shí)刻開(kāi)始需要約210個(gè)采樣點(diǎn)，即4.2μs的時(shí)間(4.2μs=210*1/50 MHz，采樣頻率50MHz)。 圖8為*AGAWA-TS5667型號的絕對式光電位置編碼器返回17位數據的通信波形，該編碼器采用起止式異步串行通信協(xié)議，波特率為2.5M。半雙工通信方式下，一個(gè)完整的讀數操作從0時(shí)刻di請求開(kāi)始，到約868時(shí)刻ro應答結束，需要約30.4μs的時(shí)間(30.4μs=868*1/28.57MHz，采樣頻率28.57MHz)。 BiSS協(xié)議下的數據位數可調整，如果把BiSS協(xié)議下的數據位數從14位增加到17位，只需增加3個(gè)時(shí)鐘的時(shí)間長(cháng)度，在10Mbps下為0.3秒。 由此得到，在同樣傳輸17位光電編碼器位置數據的情況下，起止式異步協(xié)議耗時(shí)30.4μs，而B(niǎo)iSS協(xié)議僅耗時(shí)4.5μs，通信速度提高了6.75倍。 4、結論 基于BiSS協(xié)議的各方面優(yōu)點(diǎn)，目前已有德國IC-Haus，美國Danaher，以色列Netzer Precision等130多家公司申請并免費使用了BiSS協(xié)議，BiSS協(xié)議得到了越來(lái)越廣泛的應用。同時(shí)，BiSS與SSI協(xié)議下的接口兼容，方便SSI使用者和廠(chǎng)商系統升級。綜上所述，BiSS協(xié)議在降低協(xié)議成本、硬件成本，提高通信速度和準確率等綜合方面，是未來(lái)編碼器用串行通信協(xié)議中一種非常理想的選擇。 |
