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1 引言 按鍵作為普通的輸入外設，在儀器儀表工業(yè)設備和家用電器中得到廣泛應用。目前，按鍵輸入電路Ⅲ主要有2種：一種是非掃描方式可以判斷多鍵狀態(tài)(允許多鍵同時(shí)動(dòng)作)，但是不適用于大量按鍵情況，所需I/0端口多；另一種是掃描陣列方式，適用于大量按鍵，但不能多鍵同時(shí)動(dòng)作。因此，需要開(kāi)發(fā)一種既適合大量按鍵又適合多鍵同時(shí)動(dòng)作，并能節省單片機(MCU)的口線(xiàn)資源的多按鍵狀態(tài)識別系統。這里提出一種利用FPGA的I/0端口數多和可編程的特點(diǎn)，采用VHDL語(yǔ)言的多按鍵狀態(tài)識別系統，實(shí)現識別60個(gè)按鍵自由操作，并簡(jiǎn)化MCU的控制信號。 2 系統設計方案 FPGA是一種可編程邏輯器件，它具有良好性能、極高的密度和極大的靈活性，外圍電路簡(jiǎn)單可靠等特性。因此，該系統設計是由MCU、FPGA、按鍵等部分組成。60路按鍵信號進(jìn)入FPGA單元，以供數據采集；FPGA處理采集到的數據信號，編碼后寫(xiě)入內部FIFO。MCU通過(guò)I／O端口提取FIFO中的數據。模塊通過(guò)電源接口向各個(gè)部分供電。其系統設計原理框圖如圖l所示。 2．1 FPGA配置電路 FPGA采用Altera公司EPF10K30ATC144，該器件內核采用3.3 V供電，端口電壓為3．3V可承受5 V輸入高電平，其工作頻率高達100 MHz；有102個(gè)可用I／0端口，每個(gè)端口輸入電流最高達25 mA，輸出電流達25 mA；l728個(gè)邏輯單元(Les)，12 288 bit的用戶(hù)Flash存儲器，可滿(mǎn)足用戶(hù)小容量信息存儲，完全滿(mǎn)足系統設計要求。 由于FPGA基于RAM工藝技術(shù)，該器件丁作前需要從外部加載配置數據，需要一個(gè)外置存儲器保存信息，采用可編程的串行配置器件EPC2．其供電電壓為3．3 V。OE和nCS引腳具有內部用戶(hù)可配置上拉電阻。FPGA的DCLK、DATA0、nCONFIG引腳信號均來(lái)自EPC2。系統上電后，首先FPGA初始化，nSTATUS、CONF_DONE置為低電平。nSTATUS置為低電平后復位，此時(shí)EPC2的nCE為低電平，因此選取EPC2，從而數據流從DATA引腳輸入到FPGA的DATAO引腳。配置完成后，FPGA將CONF_DONE置為高電平，而EPC2將DATA引腳置為高阻態(tài)。其FPGA配置電路如圖2所示。 2．2 按鍵電路 圖3為一路按鍵電路，共60個(gè)按鍵(i=1～60)。由于外界環(huán)境復雜，按鍵引線(xiàn)長(cháng)達6 m，保護二極管VDi：在外界干擾信號大于VCC時(shí)導通起到保護FPGA的作用。電阻Ri上拉限流，按鍵未閉合狀態(tài)下FPGA輸入引腳始終處于高電平。 3 FPGA內部邏輯設計 FPGA內部功能分為掃描模塊、編碼模塊、控制模塊以及同步FIFO RAM模塊，如圖4所示。 圖4中，K1"K60為60個(gè)按鍵的輸入端，Scan為工作模式選擇信號，Ready為讀準備好信號，RdClk為讀時(shí)鐘信號，Data[7：0]為數據輸出，ModCtr為編碼模式控制信號，FIFOWEn為FIFO RAM寫(xiě)使能信號，FIFOIn為FIFO RAM數據輸入，State為按鍵狀態(tài)掃描信號。其工作原理為：掃描模塊周期掃描按鍵狀態(tài)，其結果送入編碼模塊；編碼模塊根據模式控制信號ModCtr選擇編碼方式編碼，將其結果送入FIFO RAM；控制模塊產(chǎn)生對FIFO RAM的讀取控制信號；MCU可通過(guò)Readv、RdClk控制信號讀取Data[7：0]數據線(xiàn)上的按鍵編號和狀態(tài)數據。 3．1 掃描模塊 掃描模塊主要完成掃描按鍵狀態(tài)輸入和按鍵的軟件去抖動(dòng)。掃描按鍵狀態(tài)輸入是以5 m8為周期掃描60個(gè)輸入引腳，將其結果存入60個(gè)兩位狀態(tài)移位寄存器。其代碼為： 按鍵去抖有硬件和軟件2種實(shí)現方式。為了節省成本，充分發(fā)揮FPGA器件的功能，該系統設計采用軟件去抖。圖5為軟件去抖動(dòng)流程。圖中State為2位狀態(tài)移位寄存器，初始值為0，TimeDelay為延時(shí)計數器。 軟件去抖動(dòng)過(guò)程說(shuō)明：對狀態(tài)寄存器的2位數值做異或運算，即m=State_1 Xor State_2。若m=l，說(shuō)明按鍵有動(dòng)作，則令TimeDelay=1，啟動(dòng)延時(shí)計數；若m=O，表明按鍵處于去抖延時(shí)或者平穩狀態(tài)。這時(shí)判斷TimeDelay，若TimeDelay=0，則按鍵處于平穩狀態(tài)；若0MaxDelay時(shí)說(shuō)明按鍵已經(jīng)平穩，將結果送入編碼器模塊。軟件去抖關(guān)鍵代碼如下： 3．2 編碼模塊 以0、l表示按鍵通斷狀態(tài)，60個(gè)按鍵則需要8個(gè)字節；在實(shí)際中單鍵動(dòng)作的概率遠遠大于多鍵同時(shí)動(dòng)作的概率，若只對狀態(tài)發(fā)生變化的按鍵以8位編碼方式傳輸按鍵信息，則一個(gè)按鍵只需傳送一個(gè)字節，因此為盡可能地減少MCU的負擔，提高實(shí)時(shí)性，設計為只在按鍵發(fā)生狀態(tài)變化時(shí)才向MCU傳輸相應按鍵的編號和狀態(tài)數據。其編碼數據格式如圖6所示。 狀態(tài)位lbit，0表示按鍵閉合狀態(tài)，1表示按鍵打開(kāi)；數據6bits，即0X01"OX3C分別表示1"60個(gè)按鍵；lbit偶校驗位。這樣傳輸一次數據就可完成按鍵編號和狀態(tài)的傳輸。 編碼器采用連續和隨機2種工作模式。連續工作模式每次掃描后對所有按鍵依次編碼，并獲取所有按鍵的當前狀態(tài)；而隨機工作模式在每次掃描后只對狀態(tài)發(fā)生變化的按鍵編碼。 3．3 控制模塊 控制模塊完成MCU與FPGA之間的功能控制，有2個(gè)作用：一是根據Scan信號選擇編碼模塊的工作模式，二是產(chǎn)生FIFO RAM的讀取操作時(shí)序。 對于模式控制，Scan上升沿觸發(fā)控制模塊，使編碼模塊進(jìn)入連續工作模式，掃描完成一周，控制模塊發(fā)送控制信號使編碼模塊進(jìn)入隨機工作模式。 對于讀取數據，控制模塊根據FIFO RAM的Data[7：0]是否有數據，置位Ready信號。有數據，Ready為低電平；無(wú)數據，Ready為高電平。RdClk為讀取時(shí)鐘，相當于確認信號，每讀完一個(gè)數據，發(fā)送一個(gè)脈沖。 3．4 FIFORAM模塊 與MCU通信的接口種類(lèi)很多，可選擇串口、I2C、并口等形式，應用中可根據MCU資源以及項目成本、進(jìn)度等具體情況選擇最合適的一種方式。該系統設計利用同步FIF0 RAM并口傳輸。FIF0 RAM模塊采用EDA軟件庫中的標準模塊。 4 仿真結果 采用Altera公司提供的Quartus II仿真工具，其集成有與硬件實(shí)時(shí)操作相吻合的硬件測試工具。綜合仿真結果如圖7所示，系統時(shí)鐘SysClk為12 kHz，其仿真結果表明系統設計達到要求。 5 結論 提出基于FPGA器件，VHDL語(yǔ)言描述的特殊鍵盤(pán)設計方案解決遠距離、分散、多鍵動(dòng)作狀態(tài)識別問(wèn)題，極大節省PCB面積和MCU的I／0端口資源。模塊中掃描延遲、掃描間隔等參數可根據系統需求靈活改變，FPGA器件使得電路功能的擴展方便，具有極高穩定性和靈活性。這一方案已在實(shí)際項目中應用，經(jīng)現場(chǎng)驗證性能穩定可靠。 |
