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隨著(zhù)我國鐵路向高速、高密、重載、電氣化方向邁進(jìn)，區間閉塞設備尤其是移頻自動(dòng)閉塞系統得到了迅速的發(fā)展，ZPW-2000R型無(wú)絕緣移頻自動(dòng)閉塞系統也因此得到了廣泛的推廣應用。為保證ZPW-2000R型無(wú)絕緣移頻自動(dòng)閉塞系統能可靠安全的運行，隨移頻自動(dòng)閉塞系統配套，提供了系統維護機，以對系統的運行狀態(tài)進(jìn)行全天候監視，方便維護人員及時(shí)發(fā)現故障，并盡快排除故障，保證安全。本文介紹的采集系統正是為監測ZPW-2000R型無(wú)絕緣移頻自動(dòng)閉塞系統維護機的主要設備提供接口。 1 ZPW-2000R型無(wú)絕緣移頻自動(dòng)閉塞系統簡(jiǎn)介 ZPW-2000R型無(wú)絕緣移頻自動(dòng)閉塞系統分室內設備和室外設備兩部分。室內設備包括發(fā)送器、功放器、接收器、濾波器、電纜模擬單元、采集系統、防雷單元、系統維護機；室外設備包括匹配單元(PB)、調諧單元(BA)、平衡線(xiàn)圈(SVA)、補償電容等。系統構成框圖見(jiàn)圖1，其主要工作方式為： 發(fā)送器根據前方閉塞分區執行繼電器構成的編碼條件，輸出相應編碼移頻信號。先經(jīng)“N+1”轉換、方向電路、紅燈轉換條件及發(fā)送通道設備送至室外電纜，再經(jīng)軌道匹配單元發(fā)送到軌道，并分別向兩個(gè)方向傳輸。正向信號經(jīng)主軌道傳送到本區段調諧區的接收側，并在調諧區發(fā)送側BA處以其對接收信號呈低阻而實(shí)現隔離，不再向下一個(gè)區段繼續傳輸；反向信號經(jīng)調諧區傳輸送至相鄰區段的接收側，同時(shí)以調諧區接收側BA對發(fā)送信號呈低阻而實(shí)現隔離，不再向相鄰區段繼續傳輸。 經(jīng)主軌道傳輸的本區段信號和經(jīng)調諧區傳輸的鄰區段反向信號都送入本區段的接收匹配單元端，再經(jīng)電纜和通道設備傳輸，將兩種信號送至接收濾波端，由濾波器兩路混合分離，分出主軌道信號和調諧區信號這兩路輸出，分別送至接收器解調、譯碼，并輸出動(dòng)作執行繼電器，控制區間信號燈顯示，反映列車(chē)占用情況，同時(shí)控制后方閉塞分區發(fā)送的信息，實(shí)現自動(dòng)控制。 系統軌道電路采用調頻方式。載頻頻率為：1 698．7Hz(1700—1)，1 701．4 Hz(1700—1)，1 998．7 Hz(2000—2)，2 001．4 Hz(2000—1)，2 298．7 Hz(2 300—2)，2 301．4 Hz(1700—1)，2 598．7 Hz(2600—2)，2 601．4 Hz(2600—1)；頻偏為±11 Hz；低頻調制頻率為10．3 Hz，11．4 Hz，12．5 Hz，13．6 Hz．14．7 Hz，15．8 Hz，16．9 Hz，18 Hz，19．1 Hz。20．2 Hz，21．3 Hz，22．4 Hz，23．5 Hz，24．6 Hz，25．7 Hz，26．8 Hz，27．9 Hz，29 Hz，共18個(gè)信息。發(fā)送器、功放器、接收器、濾波器的工作狀態(tài)由采集系統實(shí)時(shí)采集．并上傳至系統維護機。 2 系統架構設計 該系統由輸入信號處理、主控單元、外部通信接口三大模塊組成，系統結構如圖2所示。 主要采集ZPW-2000R型無(wú)絕緣移頻自動(dòng)閉塞系統的接收器、發(fā)送器、功放器等單元設備的電壓、電流、低頻、載頻及繼電器狀態(tài)等數據，并與系統維護機等上位機進(jìn)行數據通信。如圖2所示，采集的模擬量數據包括兩路功出電壓、八路接入電壓、兩路功出電流、兩路濾入電流等；采集的頻率信息包括兩路載頻信息、六路低頻信息等。其中，接入電壓及功出電流輸入均為毫伏級交流信號；功出電壓輸入為高壓交流信號；發(fā)送低頻及接收低頻輸入為交流數字信號；地址編碼輸入為電平信號；繼電器狀態(tài)輸入為數字脈沖信號。 3 C805lF020簡(jiǎn)介 C8051F020(F020)是美國德州Cygnal公司推出的完全集成混合信號系統級MCU芯片。具有64個(gè)數字I／O引腳。其主要特征為： (1)高速、流水線(xiàn)結構的8051兼容的CIP-51內核； (2)全速、非侵入式的在系統調試接口(片內)； (3)真正12位100 kS／s的8通道ADC，帶PGA和模擬多路開(kāi)關(guān)； (4)真正8位500 kS／sADC，帶PGA和8通道模擬多路開(kāi)關(guān)； (5)兩個(gè)12位DAC，具有可編程數據更新方式； (6)64 KB可在系統編程的FLASH存儲器； (7)4 352(4 096+256)B的片內RAM； (8)可尋址64 KB地址空間的外部數據存儲器接口； (9)硬件實(shí)現的SPI，SMBus／I2C和兩個(gè)UART串行接口； (10)通用的16位定時(shí)器； (11)具有五個(gè)捕捉/比較模塊的可編程計數器／定時(shí)器陣列； (12)片內看門(mén)狗定時(shí)器、VDD監視器和溫度傳感器。 C8051F020單片機的所有模擬和數字外設均可由用戶(hù)固件使能／禁止和配置。FLASH存儲器還具有在系統重新編程能力，可用于非易失性數據存儲，并允許現場(chǎng)更新805l固件。片內JTAG調試電路允許使用安裝在最終應用系統上的產(chǎn)品MCU進(jìn)行非侵入式(不占用片內資源)、全速的在系統調試。該調試系統支持觀(guān)察和修改存儲器和寄存器，支持斷點(diǎn)、觀(guān)察點(diǎn)、單步及運行和停機命令。在使用JTAG調試時(shí)，所有的模擬和數字外設都可全功能運行。 采用開(kāi)關(guān)網(wǎng)絡(luò )以硬件方式實(shí)現I／O端口的靈活配置，外設電路單元通過(guò)相應的配置寄存器控制交叉開(kāi)關(guān)配置到所選擇的端口上，從而避免了固定方式I／O端口既占用引腳多，配置又不夠靈活的缺點(diǎn)。 4 EPM3256ATCl44-10簡(jiǎn)介 EPM3256ATCl44-10是Altera公司MAX3000系列的CPLD芯片，其特點(diǎn)：是以多陣列矩陣(MAX)結構為基礎的高性能、低功耗的CMOS E2PROM器件，通過(guò)內置的JTAG(IEEE 1149．1)可實(shí)現在系統編程；內置符合IEEE 1149．1-1990標準的JTAG BST電路；是一款高密度器件，能提供5 000個(gè)可用門(mén)，256個(gè)宏單元，16個(gè)邏輯陣列塊，116個(gè)用戶(hù)I／O；引腳到引腳的邏輯延遲為5．5 ns，計數器工作頻率達172．4 MHz；多電壓I／O接口，使得核心工作在3．3 V時(shí)，I／0管腳可同時(shí)兼容5．0 V，3．3 V及2．5 V三種邏輯電平；遵守PCI規定，具有一10速度等級。 5 硬件設計原理 5．1 電源設計 該系統外部輸入電源為DC 48 V。DC 48 V電源經(jīng)開(kāi)關(guān)、防止接反二極管、濾波電容、熔斷電阻至電源濾波器，經(jīng)濾波器濾波后送到兩個(gè)電源塊(48 V輸入，5 V輸出)。一個(gè)為輸入接口電路及通信接口電路供電，另一個(gè)經(jīng)三端穩壓片(5 V輸入，3．3 V輸出)為內部執行電路及指示燈電路提供5 V及3．3 V電源。由于外圍接口電路采用單獨電源，與內部電路分開(kāi)供電，實(shí)現了內部電路與接口電路的電源隔離，有效保護內部電路器件，提高了可靠性。 5．2 輸入信號處理 低頻、繼電器狀態(tài)及地址編碼等信號經(jīng)光耦隔離后變?yōu)?．3 V方波或電平信號，送入主控單元。輸入模擬信號經(jīng)變壓器隔離或升降壓、濾波、降壓電阻、瞬時(shí)過(guò)電壓保護等信號調理后，輸出信號為交變信號，而本系統中單片機內置ADC轉換輸入電壓范圍為0～3．3 V，因此在送入ADC之前，還需進(jìn)行電平抬升，變?yōu)闈M(mǎn)足ADC輸入電壓測量范圍要求的信號。其中，功出電壓信號經(jīng)信號調理后還送至比較器電路，經(jīng)過(guò)波形變換后由原來(lái)的正弦移頻信號變?yōu)?．3 V的方波信號，作為載頻信號的輸入源。比較器電路如圖3所示。電路由分壓電阻(R56，R59)、直流分壓電阻(R61，R62)、箝位二極管(V7，8V)、比較器N25A(LM393P)、上拉電阻R63及濾波電容等組成。 5．3 主控單元 主控單元包括CPU及兩片CPLD。 CPU采用C8051F020單片機。由于F020內部集成有兩個(gè)ADC，所以在該系統中利用它的第18～25腳及29～34腳共14個(gè)端口作為多路模擬信號的輸入端口，由單片機完成所有模擬量的A／D轉換。在采集各路模擬信號的同時(shí)，F020還要從兩片CPLD讀取頻率、地址編碼及繼電器狀態(tài)數據，并對所有采樣數據進(jìn)行實(shí)時(shí)計算處理，將所有轉換結果存入32 KB的外部存儲器。對于地址編碼信息，CPU只在每次上電后讀取1次，若有效，則保存，用作與微機監測通信的CAN節點(diǎn)地址，之后不再檢查地址編碼信息的變化。由F020的交叉開(kāi)關(guān)優(yōu)先權表可知，兩個(gè)UART的TX和RX可連到端口引腳。P0．O～P0．3，該系統中利用一組TX0和RX0接RS 232接口，另一組TXl和RXl接RS 485接口。 兩片CPLD均采用Altera公司的EPM3256ATCl44-lO芯片，數據采集及指示燈控制所需的控制時(shí)序及地址譯碼等電路均由CPLD產(chǎn)生。其中，CPLDl對48 MHz高精度一體化晶體振蕩器分頻，得到24 MHz及12 MHz同步時(shí)鐘信號，分別作為單片機及CAN控制器的系統時(shí)鐘。由于要采集的開(kāi)關(guān)量路數較多，該系統將所有繼電器狀態(tài)輸入及五路地址編碼輸入均接至CPLDl，再由單片機通過(guò)數據總線(xiàn)從CPLDl分別進(jìn)行讀取。CPLDl同時(shí)還生成兩路不同頻率的低頻測試脈沖，供生產(chǎn)調試時(shí)使用。CPLD2則負責完成所有低頻、載頻信息的采集。 5．4 與計算機通信接口 該系統提供RS 232或RS 485串行通信接口及CAN通信接口，其中串行通信接口主要用于生產(chǎn)調試，而現場(chǎng)應用中使用CAN總線(xiàn)與系統維護機交換數據。由于一條CAN總線(xiàn)上需掛接多個(gè)設備，該系統運用外部端子封線(xiàn)的方式為每個(gè)設備定義節點(diǎn)地址，地址編碼范圍為0～31。當節點(diǎn)地址為O時(shí)，CPU將工作于測試狀態(tài)，運行測試程序代碼，供設備調試時(shí)使用。 6 軟件設計 6．1 單片機程序設計 單片機程序固化在C38051F020單片機的內部FLASH存儲器中，在Cygnal IDE集成開(kāi)發(fā)環(huán)境下，采用模塊化程序的設計方法，將軟件分為一個(gè)主程序和若干個(gè)子程序模塊，主程序流程見(jiàn)圖4。系統采用定時(shí)器O中斷方式，每0．1 ms分別對兩個(gè)ADC的某一通道采集一次，每通道連續采集512次，并將采集到的數據分別存入外部存儲器內的兩個(gè)連續緩沖區ADBufO和ADBufl中，再利用采集到的512個(gè)點(diǎn)的電壓瞬時(shí)值計算交流模擬輸入的電壓有效值。定時(shí)器0中斷模塊流程見(jiàn)圖5。 6．2 CPLD程序設計 CPLD程序是在MaxPlusⅡ開(kāi)發(fā)環(huán)境下采用AHDL硬件描述語(yǔ)言和圖形混合編寫(xiě)，限于篇幅，這里只給出其中一路低頻采集的AHDL代碼。 7 結語(yǔ) 該系統采用單片機內部集成ADC實(shí)現交流模擬量采集，同時(shí)利用C2PLD強大的數字處理功能和高密度集成的特點(diǎn)，降低了硬件成本，簡(jiǎn)化了電路設計，配合軟件編程的靈活性和可擴充性，在實(shí)際生產(chǎn)和現場(chǎng)運用中帶來(lái)了很好的經(jīng)濟和社會(huì )效益。在對測量精度要求不高的其他應用中，也不失為較好的選擇。 |
