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FPGA高級班(至芯科技)

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發(fā)表于 2010-8-26 15:39:43 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
關(guān)鍵詞: FPGA , 高級 , 科技
課程介紹
  • 您將在這個(gè)為期 4天的FPGA設計高級培訓課程中熟練掌握f(shuō)pga設計相關(guān)開(kāi)發(fā)工具的使用;掌握Verilog HDL語(yǔ)言的高級編碼能力及針對FPGA器件的代碼優(yōu)化,能夠進(jìn)行復雜邏輯的RTL設計; 充分理解時(shí)序分析理論及低功耗設計理論;掌握FPGA常用IP模塊的使用,及IP模塊在工程開(kāi)發(fā)中的應用。
課程時(shí)間
  • 四天
必備條件
  • 熟練掌握Verilog HDL
課程費用
  • 3000元,學(xué)生2500元(需本人有效學(xué)生證件)
獲得技能
  • 掌握Verilog HDL的高級編碼知識
  • 掌握FPGA系統設計的幾大原則法
  • 掌握并能靈活運用FPGA操作的幾大技巧
  • 掌握常用IP模塊的使用
課程大綱
  • 第一階段:
    Verilog HDL高級編碼;
    Modelsim、Debussy仿真工具及Synplify pro綜合工具的使用技巧;
    建立HDL設計與電路實(shí)體間的對應關(guān)系;
    Verilog HDL實(shí)現復雜邏輯設計及構建testbench的方法及技巧;
    針對FPGA器件的代碼優(yōu)化方案;
  • 第二階段:
    FPGA設計原則(面積與速度平衡互換原則、硬件可實(shí)現原則、同步設計原則等;
    FPGA的四種操作技巧(乒乓操作、串并轉換、流水線(xiàn)操作及數據同步等;
  • 第三階段:
    時(shí)序理論基本模型;
    時(shí)序理論基本參數;
    如何解決時(shí)序中的問(wèn)題:關(guān)鍵路徑的處理;
    跨時(shí)鐘域的處理:異步電路同步化;
    亞穩態(tài)的出現及解決方法;
    利用QuarutsII提供的時(shí)序分析工具進(jìn)行系統時(shí)序分析;
    時(shí)序分析中不同參數設置情況下時(shí)序約束結果的異同比較;
  • 第四階段:
    單/雙口RAM、DPRAM工作時(shí)序及其使用;
    FIFO工作時(shí)序及其使用;
    ROM工作時(shí)序及其使用;
    鎖相環(huán)及串行收發(fā)器工作原理及其使用;
    對比手工編寫(xiě)代碼與利用IP快速進(jìn)行設計的異同;
  • 第五階段:
    常系數復雜FIR濾波器的設計;
    使用基于IP核的設計方法和流程,針對速度、面積、和功耗的優(yōu)化;
    使用EDA工具針對各個(gè)綜合階段的設計技巧,分析和驗證設計實(shí)例,綜合各種設計手段、分析方法、優(yōu)化和驗證方法;

  • 聯(lián)系人:王先生電    話(huà):010-6267078郵    箱:fpga@zxopen.com網(wǎng)    站:http://www.zxopen.com
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