|
隨著(zhù)系統時(shí)鐘頻率的提高，時(shí)鐘偏斜和干擾開(kāi)始成為IC工程師重點(diǎn)考慮的問(wèn)題。增大時(shí)序電路的時(shí)鐘頻率，減小時(shí)序電路的容差能提升未來(lái)的系統性能。低偏斜時(shí)鐘緩沖器和鎖相環(huán)時(shí)鐘驅動(dòng)器將幫助設計人員設計出速度、偏斜和抗噪性能等指標滿(mǎn)足要求的電路系統，但必須將時(shí)鐘電路設計為一個(gè)時(shí)鐘系統，考慮時(shí)鐘分步網(wǎng)絡(luò )的各個(gè)方面，包括驅動(dòng)器、傳輸線(xiàn)路和信號布線(xiàn)等。 時(shí)鐘偏斜 時(shí)鐘偏斜定義為在時(shí)鐘分布系統中到達各個(gè)時(shí)鐘末端（即器件內部觸發(fā)器的時(shí)鐘輸入端）的時(shí)鐘相位不一致的現象。如果時(shí)鐘偏斜超過(guò)所允許的最大值，電路的同步可能會(huì )發(fā)生失效。 偏斜主要由兩個(gè)因素造成：一是時(shí)鐘源驅動(dòng)器件的偏差，例如同一個(gè)PLL輸出的不同時(shí)鐘信號之間的偏斜；另一個(gè)是時(shí)鐘分配網(wǎng)絡(luò )的偏斜。由于時(shí)鐘信號驅動(dòng)系統中的大量元件為了達到同步必須同時(shí)接收到時(shí)鐘信號，因此它們之間的任何時(shí)間差異都將直接影響系統性能。小的偏斜可以忽略，但大到一定程度就會(huì )嚴重影響設計的時(shí)序，因此需要在設計中盡量減小其影響。 輸出偏斜也叫做引腳到引腳的偏斜，它是指同一器件上同一躍遷的任何兩個(gè)輸出延時(shí)之間的差值。電子工程設計發(fā)展聯(lián)合協(xié)會(huì )(JEDEC)將輸出偏斜定義為單一器件輸出之間的偏斜，該器件的所有驅動(dòng)輸入應連接在一起，輸出部分在同一方向切換，并驅動(dòng)相同的負載。目前，高性能時(shí)鐘緩沖器中的常見(jiàn)輸出偏斜約為200ps。器件到器件的偏斜也稱(chēng)為封裝偏斜，被定義為在相同環(huán)境下工作的兩個(gè)或多個(gè)獨立器件的任何指定輸出之間的傳送延時(shí)之差。其中，相同的環(huán)境指的是相同的輸入信號、電源電壓、環(huán)境溫度、封裝、負載等。目前的高性能緩沖器中典型的元件到元件偏斜約為500ps。 時(shí)序分析 為了保證同步系統的正常運行，所有的時(shí)序單元必須在給定的時(shí)鐘周期內正常工作。如果時(shí)序單元的總和超出了可用時(shí)間限制，系統就會(huì )發(fā)生故障。進(jìn)行時(shí)序分析能夠確定可能會(huì )占用時(shí)鐘周期的所有因素并評估這些因素所帶來(lái)的影響，令設計者了解其設計的電路能夠以多快的速度運行，以及當前系統還有多大的寬裕度等。 使用同步系統基本元件的簡(jiǎn)化設計電路如圖1所示。寄存器FF1在時(shí)鐘的每個(gè)上升沿驅動(dòng)，輸出Q1并將其作為組合邏輯電路C2的輸入信號。寄存器FF2使用與FF1相同的時(shí)鐘進(jìn)行控制。來(lái)自于組合邏輯電路C2的數據必須先于時(shí)鐘到達，即需要一定的建立時(shí)間；而且必須要持續足夠的時(shí)間以便使寄存器FF2能夠獲得正確的輸出，即需要一定的保持時(shí)間。 解決時(shí)鐘偏斜的常用方法 時(shí)鐘偏斜是不可避免的，關(guān)鍵問(wèn)題是一個(gè)系統能夠容忍多大的時(shí)鐘偏斜。通常，可允許的時(shí)鐘偏斜是由系統要求和工藝參數（例如時(shí)鐘緩沖器與寄存器的延時(shí)）來(lái)決定的。設計思路不同，得到的時(shí)鐘偏斜也不一樣。用標準單元方法設計的電路通常要比全定制電路的時(shí)鐘偏斜大一些。一般而言，一個(gè)系統中的流水線(xiàn)級越多，則由于時(shí)鐘偏斜導致功能錯誤的可能性越大。 在A(yíng)SIC設計中，解決時(shí)鐘偏斜的方法很多。比如：按與數據流相反的方向來(lái)分布時(shí)鐘走線(xiàn)；控制時(shí)鐘的非交迭時(shí)間來(lái)消除時(shí)鐘偏斜；通過(guò)分析時(shí)鐘分布網(wǎng)絡(luò )來(lái)保證時(shí)鐘偏斜在合理的范圍內等。 上面3種方法中最好的是通過(guò)分析時(shí)鐘網(wǎng)絡(luò )來(lái)保證合理的時(shí)鐘偏斜。設計人員可以通過(guò)調整一些參數來(lái)控制時(shí)鐘分布網(wǎng)絡(luò )，以達到較好的效果�？烧{整的參數包括時(shí)鐘網(wǎng)絡(luò )的互連材料、時(shí)鐘分布網(wǎng)絡(luò )的形狀、時(shí)鐘驅動(dòng)和所用的緩沖配置、時(shí)鐘線(xiàn)上的負載（扇出）、時(shí)鐘的上升和下降時(shí)間等�？傊�，時(shí)鐘分布網(wǎng)絡(luò )的目的就是使與時(shí)鐘信號相連的功能子模塊的互連線(xiàn)大致等長(cháng)。 Astro工具的使用 Synopsys公司的Astro是在A(yíng)SIC設計中流行的后端物理實(shí)現工具,是深亞微米芯片設計進(jìn)行設計優(yōu)化、布局、布線(xiàn)、計算時(shí)延的設計環(huán)境。Astro可以滿(mǎn)足5千萬(wàn)門(mén)、GHz時(shí)鐘頻率、采用0.10um及以下工藝SOC設計的工程和技術(shù)需求，其基本流程如下： 1. 讀入網(wǎng)表，用晶圓廠(chǎng)提供的標準單元庫、Pad庫以及宏模塊庫進(jìn)行映射； 2. 預布局，規定芯片的大致面積、引腳位置以及宏單元位置等粗略的布局信息； 3. 讀入時(shí)序約束文件，設置好時(shí)序建立的菜單，為后面進(jìn)行時(shí)序驅動(dòng)的布局布線(xiàn)做準備； 4. 詳細布局，力求使布線(xiàn)階段能順利滿(mǎn)足布線(xiàn)布通率100%的要求和時(shí)序要求； 5. 時(shí)鐘樹(shù)綜合，為了降低時(shí)鐘樹(shù)偏斜而產(chǎn)生由許多驅動(dòng)單元組成的時(shí)鐘樹(shù)； 6. 布線(xiàn)，先對電源線(xiàn)和時(shí)鐘信號布線(xiàn)，然后對信號線(xiàn)布線(xiàn)，目標是最大程度地滿(mǎn)足時(shí)序； 7. 為滿(mǎn)足設計規則從而能成功制造出芯片而做的修補工作，如填充一些dummy單元等。 上面7個(gè)步驟是Astro設計的基本流程，下面針對設計中的時(shí)序偏斜對第5部分時(shí)鐘樹(shù)綜合進(jìn)行重點(diǎn)分析。 時(shí)鐘樹(shù)綜合是時(shí)序優(yōu)化處理中最重要的一步。時(shí)鐘樹(shù)綜合的目的是為了減小時(shí)鐘偏斜和傳輸延遲，通常是將最重要的時(shí)鐘放到最后來(lái)綜合，這是因為前面綜合的時(shí)鐘可能會(huì )因后面插入的緩沖器而受到影響。這些緩沖器在芯片內部應均勻分布，力求使時(shí)鐘偏斜和傳輸延遲保持在設計范圍之內。 時(shí)鐘樹(shù)綜合解決時(shí)鐘偏斜的一般方法是：通過(guò)分析時(shí)鐘線(xiàn)路延遲，在時(shí)鐘樹(shù)中插入不同尺寸不同驅動(dòng)能力的緩沖器以改變時(shí)鐘信號到達觸發(fā)器的延時(shí)，使時(shí)鐘信號能在同一時(shí)間到達各個(gè)觸發(fā)器，讓時(shí)鐘偏斜近似為零。用這種方法可以使電路盡可能不受時(shí)鐘偏斜的影響，而正確工作。時(shí)鐘樹(shù)綜合對話(huà)框和做完時(shí)鐘樹(shù)優(yōu)化后常見(jiàn)的時(shí)鐘樹(shù)結構模型如圖2所示。 在進(jìn)行完時(shí)鐘樹(shù)綜合與優(yōu)化之后，可得到電路的時(shí)鐘樹(shù)偏斜報告，報告包括全局偏斜（global skew），局部偏斜（local skew）和有用偏斜（useful skew）。此時(shí)的時(shí)序應為正，否則還要進(jìn)行繼續優(yōu)化。 結語(yǔ) 對于復雜的同步系統而言，創(chuàng )建時(shí)序拓撲并進(jìn)行時(shí)序分析是保證ASIC設計成功的基本因素。解決時(shí)鐘偏斜的方法很多，主要目的是將時(shí)鐘偏斜的影響降到最低。其實(shí)時(shí)鐘偏斜并非總是給電路帶來(lái)負面影響，我們還可以利用它來(lái)改進(jìn)電路的時(shí)序，使電路工作在最優(yōu)性能。 |
