|
電子產(chǎn)業(yè)在摩爾定律的驅動(dòng)下，產(chǎn)品的功能越來(lái)越強，集成度越來(lái)越高、信號的速率越來(lái)越快，產(chǎn)品的研發(fā)周期也越來(lái)越短，PCB的設計也隨之進(jìn)入了高速PCB設計時(shí)代。PCB不再僅僅是完成互連功能的載體，而是作為所有電子產(chǎn)品中一個(gè)極為重要的部件。本文從高性能PCB設計的工程實(shí)現的角度，全面剖析IT行業(yè)高性能PCB設計的方方面面。 實(shí)現高性能的PCB設計首先要有一支高素質(zhì)的PCB設計團隊。 一、PCB設計團隊的組建建議 自從PCB設計進(jìn)入高速時(shí)代，原理圖、PCB設計由硬件工程師全權負責的做法就一去不復返了,專(zhuān)職的PCB工程師也就應運而生。 一個(gè)成熟的大、中型PCB設計團隊的構成應包括以下幾個(gè)工種： 封裝庫工程師：專(zhuān)職建庫，熟知當今主流板廠(chǎng)、貼片廠(chǎng)商的工藝能力、技術(shù)參數，結合本公司的產(chǎn)品實(shí)際，并據此完成當前高速高密條件下的PCB封裝建庫工作。 PCB設計工程師：設計人員必須具備廣泛的PCB周邊知識，諸如電子線(xiàn)路的基本知識，PCB的生產(chǎn)、貼片加工的基本常識，DFX（DFM/DFC/DFT）設計，同時(shí)還需要掌握高速PCB的層疊設計、阻抗設計、信號完整性知識、EMC知識等，綜合考慮現代PCB設計的各項要求，完成PCB的布局、布線(xiàn)工作。 SI工程師：揭開(kāi)隱藏在PCB傳輸線(xiàn)里的“隱性原理圖”，直面高速時(shí)代的反射、串擾、時(shí)序問(wèn)題。通過(guò)前后仿真，確保信號質(zhì)量，提升產(chǎn)品的一次成功率，確保PCB穩定、可靠的工作。 EMC工程師：作為EMC設計的源頭考慮，負責包括電路、器件、PCB相關(guān)的板級EMC設計。降低自身的對外輻射，并提高抗外界干擾的能力。 熱設計工程師：在追求精美、小巧的產(chǎn)品研發(fā)團隊里，熱設計工程師不可或缺。通過(guò)熱源分布分析、設計合理的風(fēng)道系統，控制系統的溫升，確保產(chǎn)品的穩定、可靠工作。很難想象一個(gè)筆記本的設計團隊沒(méi)有熱設計工程師的參與能做出可靠、穩定的筆記本產(chǎn)品。（注：部分公司由結構工程師兼負PCB的熱仿真、熱設計）。 工藝工程師：針對本公司的PCB加工廠(chǎng)商、貼片設備/廠(chǎng)商的工藝能力，制定本公司PCB設計的工藝參數。參與具體單板、PCB的設計，確保PCB的可生產(chǎn)性、可加工性。 考慮到自身交流、技術(shù)提升、人員備份的需要，以上每個(gè)工種至少不低于3人。對于自身團隊規模有限、研發(fā)需求起伏較大的公司，適當儲備一些復合型的多面手并根據自身需要適當尋求外部資源是解決自身研發(fā)短木板的明智之舉。 我們來(lái)看看IT行業(yè)巨頭們的PCB設計團隊組建歷程： 1980年，公司內部硬件工程師兼做PCB設計； 1990年，CAD工程師作為專(zhuān)門(mén)的部門(mén)逐漸獨立出來(lái)； 1995年，專(zhuān)業(yè)的PCBDESIGNHOUSE在北美、日本開(kāi)始流行 2000年，專(zhuān)業(yè)化分工越來(lái)越細，建庫、PCB設計、SI、EMC、熱設計、工藝等工種逐漸獨立；北美、日本的PCB設計有50％以上由專(zhuān)業(yè)的設計公司完成；SI、EMC等工種逐漸自成體系； 2003年，一博科技為首的專(zhuān)業(yè)設計公司把PCB設計外包理念帶入中國； 2008年，公司內部分工明確，工種齊全。并合理采用資源外包、錯峰設計、技術(shù)外包成為潮流。 二、高性能PCB設計的硬件必備基礎 自從PCB設計進(jìn)入高速時(shí)代，以傳輸線(xiàn)理論為基礎的信號完整性知識勢頭蓋過(guò)了硬件基礎知識。有人提出，十年后的硬件設計只有前端和后端（前端指的是IC設計，后端指的是PCB設計）。只要有一個(gè)系統工程師把他們整合一下就夠了。這很容易讓人懷疑學(xué)習硬件基礎知識的必要性。事實(shí)上，不管是IC工程師還是PCB工程師，都必須具備諸如R、L、C以及基本的門(mén)電路知識。 高性能的PCB設計離不開(kāi)電源基礎知識，少不了FPGA常識。即使以傳輸線(xiàn)理論為基礎的信號完整性分析也是從研究以R、L、C為基礎的微元考慮。 PCB設計工程師必須具備基本的電路基本知識，如高頻、低頻、數字電路、微波、電磁場(chǎng)與電磁波等。熟悉并了解所設計產(chǎn)品的基本功能及硬件基礎知識，是完成一個(gè)高性能的PCB設計的基本條件。 三、高性能PCB設計面臨的挑戰和工程實(shí)現 PCB設計是一門(mén)沒(méi)有最好只有更好的藝術(shù)，一個(gè)性能優(yōu)良的PCB設計，常常面臨以下挑戰。 1.研發(fā)周期的挑戰 統計數據表明，一臺筆記本的設計，從立項到上市，一般只有半年的時(shí)間。一款手機的研發(fā)，從立項到上市，平均只有3個(gè)月的時(shí)間。作為產(chǎn)品研發(fā)中的重要一環(huán)，PCB設計時(shí)間也逐漸被壓縮、壓縮再壓縮。 1985年4月，東芝公司溝口哲也工程師設計出了一臺命名為T(mén)1100袖珍的機器，引領(lǐng)了計算機行業(yè)的興起。自那以后，計算機主板的研發(fā)周期也明顯加快了節奏。 設計周期（天數） 圖1：計算機主板設計周期的變遷 在EDADOC，筆記本的PCB設計基本控制在三周以?xún)�，手機的PCB設計時(shí)間一般客戶(hù)的預期時(shí)間是10天。 面臨市場(chǎng)不斷縮短的研發(fā)預期，PCB工程師如何面臨這一挑戰呢？ 首先，要采用一流的EDA工具軟件 高效的EDA工具軟件帶來(lái)的不僅僅是效率的提高，更是設計理念的革命。在眾多的EDA工具軟件中，Cadence的PSD系列無(wú)疑占據著(zhù)行業(yè)旗艦的角色。從10年前的單兵作戰，到后來(lái)的“sub-drawing”，再到如今的“partition”，CadenceAllegro提供的多人并行設計把原本不可能的研發(fā)周期變成現實(shí)。在EDADOC，92％的PCB設計都會(huì )用到并行設計。 舉例來(lái)說(shuō)，EDADOC曾在6天的時(shí)間里完成20000PIN的某XDSL單板的前后仿真、布局、布線(xiàn)工作，這其中，并行設計居功至偉。 以一個(gè)常規的筆記本主板PCB設計為例，我們來(lái)看看傳統的“單兵作戰”（一個(gè)PCB工程師負責）以及在部分公司采納的3班倒的工作模式以及采用并行設計的工作方式下的主體PCB設計數據： 其次，提前介入產(chǎn)品研發(fā)流程，減少后續返工。 在總體方案設計階段，PCB工程師即介入研發(fā)，重點(diǎn)參與產(chǎn)品的系統架構設計、論證；在總體設計階段，開(kāi)展初期PCB設計可行性評估；在詳細設計階段，同步原理方案設計，參與器件選型、結構設計、熱設計，這樣當研發(fā)進(jìn)入PCB設計流程后，主體工作便簡(jiǎn)化了，同時(shí)減少了因器件體積過(guò)大、驅動(dòng)能力不夠、拓撲方案不可行以及結構散熱等問(wèn)題帶來(lái)的PCB設計過(guò)程中的返工。 第三，“一板成功”的設計理念 IBM的高級顧問(wèn)曾指出國內某研發(fā)團隊存在的問(wèn)題：“沒(méi)有時(shí)間把事情一次性做好，但卻有時(shí)間把事情一做再做”，在當前的市場(chǎng)競爭環(huán)境下，擁有經(jīng)驗豐富的PCB設計工程師，健全設計流程，并借助各種工具軟件，力爭一板成功。節省的不僅僅是少做了一板PCB的費用，更是節省了一個(gè)全流程的研發(fā)周期。為產(chǎn)品贏(yíng)得市場(chǎng)機會(huì )窗。不管是PCB工程師自身，還是產(chǎn)品研發(fā)主管，都必須具備PCB研發(fā)“一板成功”的理念。 最后，模塊重用，重視技術(shù)沉淀 在筆者接觸的多家國內知名公司，他們非常重視模塊重用，在確保技術(shù)沉淀的同時(shí)，也有效的縮短了PCB設計時(shí)間。 總之，我們要在設計理念上，提前介入研發(fā)，采用并行設計，采納一板成功、減少研發(fā)次數的理念，加上諸如CadencePSD的先進(jìn)工具軟件，我們不需要過(guò)度加班，更不需要兩班乃至三班倒即可解決PCB的研發(fā)周期問(wèn)題。 2.成本的挑戰 PCB的成本包括顯性成本和隱性成本 顯性成本主要包括PCB的生產(chǎn)、貼片成本。 對于顯性成本的控制，我們可以通過(guò)熟悉、了解常規板廠(chǎng)的工藝能力、貼片設備的工藝要求，選擇合理的層數、設置合理的層疊結構、設計參數來(lái)降低PCB設計的顯性成本。 隱性成本包括PCB設計期間的人員投入、技術(shù)風(fēng)險、時(shí)間成本尤其是上市機會(huì )窗的機會(huì )成本。 而事實(shí)上，PCB設計的隱性成本遠遠大于其顯性成本。 舉例來(lái)說(shuō)，一般手機的市場(chǎng)機會(huì )窗也就是半年左右，如果因為PCB設計的問(wèn)題增加一次研發(fā)，對于流行時(shí)尚的手機產(chǎn)品來(lái)說(shuō)帶來(lái)的不僅僅是1－2個(gè)月的時(shí)間損失，更是整個(gè)產(chǎn)品的失敗。 對于隱性成本的控制，公司高層和研發(fā)主管要具備抓緊核心、放開(kāi)周邊、強強組合、一次成功的理念，在設計之初考慮成本。合理借助外部資源，解決自身研發(fā)的短木板問(wèn)題，降低產(chǎn)品研發(fā)的隱性成本。 3.高速的挑戰 隨著(zhù)信號速率的不斷提升，信號完整性不斷困擾著(zhù)研發(fā)人員，包括總線(xiàn)驅動(dòng)能力、信號的反射、串擾、過(guò)沖、振蕩、回溝、衰減等；有時(shí)也把時(shí)序劃歸到信號完整性范圍內。Allegro中基于IBIS模型的仿真模塊Signoise，可以方便地搭建拓撲進(jìn)行仿真。 Allegro的這個(gè)仿真工具與布線(xiàn)平臺有良好的接口，在PCB布線(xiàn)完成以后，還可以從PCB板上直接提取布線(xiàn)參數到Signoise平臺中，進(jìn)行后仿真以驗證布線(xiàn)的效果。 仿真提取的布線(xiàn)約束可以直接導入到Allegro的電氣規則管理器中，這個(gè)管理器可以方便地對時(shí)序要求的等長(cháng)規則進(jìn)行約束，在布線(xiàn)時(shí)，當長(cháng)度不符合所規定的規則時(shí)，Allegro可以實(shí)時(shí)進(jìn)行告警。 圖2：規則管理器示例 4.高密的挑戰 我們來(lái)看看一組數據： 近年來(lái)器件封裝的變遷： 過(guò)去20年IT行業(yè)單個(gè)器件PIN數目以及單塊單板PIN總數的變遷： 圖3：?jiǎn)蝹�(gè)器件PIN數目以及單塊單板PIN總數的變遷 過(guò)去20年IT行業(yè)單板層數的變遷： 圖4：?jiǎn)伟鍖訑档淖冞w 過(guò)去20年單板PIN密度（Pindensity，Pins/sqin):的變遷： 圖5：?jiǎn)伟錚IN密度的變遷 上述的數據里面我們能深刻的感受到PCB設計密度越來(lái)越高的壓力，從20年前的跳線(xiàn)滿(mǎn)板飛，發(fā)展到后來(lái)的雙面板、多層板，再到器件封裝的變遷，以及近幾年手機產(chǎn)業(yè)推動(dòng)的HDI技術(shù)興起，包括近期Intel推出的Menlow平臺，更是把HDI技術(shù)帶到了PC行業(yè)。 面對PCB設計的密度的不斷提升，PCB工程師必須緊跟業(yè)界前沿，了解新材料、新工藝，采用能支撐高密PCB設計的一流EDA軟件，這樣才能滿(mǎn)足產(chǎn)品研發(fā)過(guò)程中面臨的密度越來(lái)越高的挑戰。據稱(chēng)，即將推出的PSD16.2在HDI的設計上將有較大的突破，期待中。 5.電源、地噪聲的挑戰 電源、地平面作為信號線(xiàn)的參考平面、回流通道，電源、地的噪聲會(huì )直接串入以其為參考平面的信號。解決電源、地噪聲的問(wèn)題，不僅僅是考慮供電電源的自身電平穩定問(wèn)題，還是解決高速信號的可靠性問(wèn)題的重要因素。 高速PCB的電源設計首先要理清電源樹(shù)，分析電源通道合理性。 首先，在大電流的載流能力上，必須在考慮裕量的前提下分配恰當的布線(xiàn)寬度；同時(shí)，因為實(shí)際布線(xiàn)有電阻，從電源輸出端到實(shí)際負載的路線(xiàn)上有壓降，而高速電路器件的電壓特別是core電壓往往很低，壓降對供電效果有直接的影響。電流的載流能力，與線(xiàn)寬、內外層、銅厚度、允許溫升相關(guān)。 其次，在電源的濾波效果上，需要考慮電源的阻抗。因為電源通道實(shí)際上不是一個(gè)理想的通道，而是有電阻和阻抗的，高速電路在門(mén)電路翻轉時(shí)需要瞬間的電源供給，而電流從電源模塊給各個(gè)門(mén)電路翻轉提供能量是需要各級路徑分配的，需要時(shí)間，這可理解為一個(gè)分級充電的過(guò)程， 圖6：門(mén)電路翻轉供電路徑 可以看到，在高頻狀態(tài)下，器件管腳上的電流首先是由電源、地平面組成的平板電容來(lái)供電的，因為由他們組成的供電系統阻抗最低。供電速度最快，但是，這個(gè)平板電容存儲的電量太小，他們的電荷由小的濾波電容提供，小濾波電容的電荷再由大的BULK儲能電容提供，然后開(kāi)關(guān)電源通過(guò)電流通道給BULK電容充電，之所以這樣，是因為開(kāi)關(guān)電源僅在幾K的頻率下是低阻抗的、BULK電容僅在幾兆的頻率下是低阻抗的，小濾波電容僅在幾十兆到幾百兆的頻率下是低阻抗的，電流只有通過(guò)層層充電，才能到達器件管腳，滿(mǎn)足瞬時(shí)供電的需要。Cadence也提供了一個(gè)PI分析模塊，來(lái)分析在不同的功耗下電源平面的阻抗，以及濾波電容的選擇是否合理。 這個(gè)PI仿真工具的理論基礎是傳輸線(xiàn)，采用有限元的方式對電源平面進(jìn)行劃分，把電源和相應的地平面匹配成一對平板電容，并劃分成幾個(gè)區域，如圖所示： 工具采用頻域分析的方式，板上各個(gè)小塊的阻抗進(jìn)行分析，最后得到各點(diǎn)的阻抗圖： 如果發(fā)現某個(gè)區域的點(diǎn)的阻抗在目標阻抗以上，就通過(guò)重新分配電源平面，或增加濾波電容，降低這個(gè)點(diǎn)的目標阻抗，增強對器件管腳的濾波能力。 6.EMC問(wèn)題： 隨著(zhù)人們生活水平的提高以及對包括電磁污染在內的環(huán)保的關(guān)注，EMC問(wèn)題成為所有電子產(chǎn)品研發(fā)中繞不過(guò)去的彎。作為一個(gè)“BlackMagic”，EMC問(wèn)題越來(lái)越困擾開(kāi)發(fā)人員。 EMC要從源頭設計。作為產(chǎn)品EMC的源頭，單板/PCB的EMC性能愈發(fā)引起關(guān)注，在EMC眾多的指標中，最讓硬件工程師頭痛的是RE指標問(wèn)題。 出于模型的限制，即使業(yè)界公認的頂級EMC仿真軟件，至今也不能仿真出和實(shí)際測試數據可比擬的數據出來(lái)。其只能給出某些特定條件下的簡(jiǎn)化了的單輻射源的輻射場(chǎng)分布情況，進(jìn)而提供設計參考。 EMC設計至今主要還是靠EMC工程師/硬件工程師的經(jīng)驗來(lái)開(kāi)展設計。作為工程設計，我們無(wú)需作過(guò)多的理論分析，但我們必須具備一些常規的工程設計經(jīng)驗。同時(shí)借助一些近場(chǎng)探頭等輔助手段來(lái)解決EMC問(wèn)題。上圖為借助近場(chǎng)探頭測出的RE指標以及特定頻率的EMI物理空間分部圖。 以筆者的意見(jiàn)，以PCB為主的單板EMC問(wèn)題，我們需要把主要精力集中在以下三個(gè)方面： 1）電源 2）時(shí)鐘（及其它強輻射源） 3）接口電路 提及電源，我們考慮的是電源（地）的完整性問(wèn)題以及作為回流通道的電源地設計； 時(shí)鐘作為單板的主要EMI源，承擔了60％以上的主要EMI源； 疏忽任意一個(gè)接口的設計，你整個(gè)產(chǎn)品的EMC努力都有可能前功盡棄。 作為工程實(shí)現，只要圍繞上述3點(diǎn)作文章，整個(gè)產(chǎn)品的EMC問(wèn)題也就成功在望了。 7.DFM的挑戰 解決DFM問(wèn)題，除了單板工藝工程師制定適合本公司的工藝標準外，需要對PCB設計工程師進(jìn)行系統、全面的DFM常識培訓，PCB工程師需要不斷了解業(yè)界的PCB生產(chǎn)加工能力現狀，結合本公司的實(shí)際情況，選擇合適的工藝路線(xiàn)和設計參數。在電氣性能和DFM方面的取舍上，綜合考慮。此外，在PCB的封裝庫上，必須有專(zhuān)職的建庫人員，從源頭上解決DFM問(wèn)題。 Allegro有一個(gè)專(zhuān)用的建庫模塊，可以按器件的datasheet方便地設計封裝庫，以及封裝庫的焊盤(pán)。良好的封裝設計是DFM設計的基礎。 作為高性能的PCB設計，這些挑戰有時(shí)是互相矛盾的要求，PCB設計工程師需要利用自己的全面經(jīng)驗，在這些挑戰面前折衷考慮，尋找一個(gè)最佳的結合點(diǎn)，最終完成高性能的PCB設計的工程實(shí)現。 四、工欲善其事，必先利其器 高性能的PCB設計離不開(kāi)先進(jìn)的EDA工具軟件的支撐。Cadence的PSD系列在高速PCB設計方面的強大功能，其前后仿真模塊，確保信號質(zhì)量，提升產(chǎn)品的一次成功率；其物理、電氣規則的使用，可智能化的實(shí)現諸如差分布線(xiàn)、等長(cháng)控制等技術(shù)要求；支持并行設計、縮短研發(fā)時(shí)間；支持模塊重用、重視技術(shù)沉淀，保證了設計質(zhì)量，提高設計效率。 擁有一個(gè)高性能的EDA工具軟件，配合經(jīng)驗豐富的PCB設計工程師，高性能的PCB設計實(shí)現也就有了切實(shí)的保證。作為擁有150余名工程師的PCB設計公司，EDADOC致力于高速、高密、高性能的PCB設計。已逐漸成為推動(dòng)國內高性能PCB設計的一支生力軍。 |
