|
DFM是Design for Manufacturability（可制造性設計）的簡(jiǎn)稱(chēng)，主要研究產(chǎn)品本身的物理設計與制造系統各部分之間的相互關(guān)系，并把它用于產(chǎn)品設計中以便將整個(gè)制造系統融合在一起進(jìn)行總體優(yōu)化。DFM可以降低產(chǎn)品的開(kāi)發(fā)周期和成本，使之能更順利地投入生產(chǎn)。 在半導體垂直分工細致化的今天，晶圓代工廠(chǎng)與IC設計廠(chǎng)商彼此間的領(lǐng)域相當分明，許多的設計參數不如IDM的關(guān)系緊密，更需要透過(guò)DFM提升IC設計廠(chǎng)商投片以后的生產(chǎn)良率，以降低成本、縮短產(chǎn)品上市時(shí)間。因此，半導體界也戲稱(chēng)DFM是“Design for Money”，意思就是要把設計轉化成獲利。 設計、材料與制程三者間的相互作用，是導致良率問(wèn)題加劇的主要原因。過(guò)去所須考慮的制程缺陷多半是導孔(Via)或顆粒(Particle)所造成的問(wèn)題，晶圓廠(chǎng)尚能處理。然而，至65與45nm后，除上述問(wèn)題外，更增添許多新缺陷，尤其又以光刻與化學(xué)機械研磨(CMP)過(guò)程所造成的影響較大。這些因為制程變異所帶來(lái)問(wèn)題，就必須藉由DFM的技術(shù)加以改善。 易變性對45nm及更小節點(diǎn)的影響 大馬士革工藝的平坦化步驟使得金屬互連及通孔的多層堆疊成為可能�；ミB層數越多，互連節距就越嚴密，每一步非平面性的容差就越小，因為平面性是一個(gè)累計度量。為了平均待刻蝕材料的密度和均勻性，在每一層的光空間中若沒(méi)有附加的“虛擬填充”，單獨用CMP是達不到要求的�；谝巹t的填充圖形是采用通過(guò)插入填充光空間的重復圖形。這對鋁合金和Cu弛豫規則很有效。當互連節距規則更緊密時(shí)，通過(guò)溝槽的Cu籽晶用電鍍工藝淀積的Cu導致了淀積后的更不均勻性（圖1）。 
這樣，基于規則的填充完成此工作就不適當了，需要仿真推動(dòng)的基于模型的規則�；谀Ｐ偷奶畛錄](méi)有同一重復圖形，而是按仿真需要插入，以達到使金屬和ILD厚度的峰-峰變化局部最小化的目的。 基于模型的化學(xué)機械拋光（CMP）已成為65nm及更小技術(shù)的關(guān)鍵，因為其影響的重要性已超越良率和可靠性對技術(shù)節點(diǎn)本身可制造性要素的影響。而且，隨著(zhù)每一新節點(diǎn)金屬節距更為緊密，CMP對互連提取精度、時(shí)序和信號完整性的影響需要精心建模和評估。 本文論及從基于規則的CMP到基于模型的CMP，以及其對可制造性、可靠性、互連、時(shí)序和信號完整性的重大影響。 可制造性 從設計到實(shí)現功能和產(chǎn)出的序列，首先需要可制造。方程式（1）和（2）（瑞利方程）表明分辨率R和焦深 DOF同時(shí)為照明波長(cháng)λ和投影鏡數值孔徑NA的函數。k1與k2是與系統相關(guān)的特定因子，在0.4至0.65范圍內。對DOF簡(jiǎn)單計算表明，它只有幾十納米。這實(shí)際上是所有互連層上ILD中累計非平面性允許范圍的上限。超過(guò)它就完全沒(méi)有可刻印性。這說(shuō)明了在形成仿真推動(dòng)基于模型的填充中需要做出額外努力，以使ILD厚度局部峰-峰波動(dòng)最小。 R = k1*λ/NA (1) DOF = (K2*λ)/NA2 (2)
圖2對基于規則的填充作了說(shuō)明。這是離實(shí)際連線(xiàn)特定間隔處在標準的重復剝離中做的，作為緩沖間隔。對比之下，圖3說(shuō)明了仿真推動(dòng)基于模型的填充。沒(méi)有規律性，一般說(shuō)來(lái)，為了在ILD易變性中獲得較好的峰-峰控制所需的填充密度較低。很明顯，這對電容和延遲有附加的影響，下一節將予以說(shuō)明。
時(shí)序和互連 不斷縮小的IC特征尺寸使RC互連延遲呈現增加的趨勢。單個(gè)芯片的處理能力越強，就越需在較小的空間內集成并互連更多的邏輯門(mén)。這將加大布局和布線(xiàn)的復雜度，使得線(xiàn)路更加擁擠。為了容納下所有這些連線(xiàn)，金屬互連的寬度必須不斷減少，同時(shí)金屬層數卻不斷增加。由于金屬阻抗與其寬度成反比，人們開(kāi)始采用改變金屬連線(xiàn)橫截面長(cháng)寬比的方法來(lái)控制阻抗(從而將RC互連延遲限定在合理范圍內)。 由于線(xiàn)寬減小了，導線(xiàn)由短粗變?yōu)榧氶L(cháng)以控制阻抗。長(cháng)寬比的改變又加劇了相鄰連線(xiàn)間電氣特性的相互影響，這要用鄰線(xiàn)間的耦合電容進(jìn)行建模。另外，由于IC金屬互連層數不斷增加，較高金屬層到基底層的距離也在不斷減小，從而減小了對地的電容量。 大多數情況下，金屬填充是與路由器結合進(jìn)行的，填充程序鑲嵌在路由算法中。無(wú)論填充是基于規則或是基于金屬，對于填充物有一些通用參數，其中最重要的是填充和有效信號間的最小間距。此最小間距可作為緩沖器間距，這里，1×代表最小的節距間隔等等。而且，填充可以是浮動(dòng)的或接地的，一般是浮動(dòng)的填充。評估金屬填充對電容負載（即對延遲）的影響是相當繁冗的，大多數靜態(tài)時(shí)序引擎不能很好地處理�？墒�，精確測定這一影響是極其重要的，因為它能大大改變性能。
采用主流供應商的EDA工具對CMP建模和仿真，并準確的提取寄生參數，我們將有金屬填充的關(guān)鍵路徑延遲對沒(méi)有任何填充的同一值歸一化。對1×、 2×、3×和10×緩沖間距及浮動(dòng)填充和接地填充二種情況進(jìn)行了歸一化工作。對基于規則的填充，研究了在代工廠(chǎng)設計規則中規定的層密度最大和最小二種極端情況。圖4示出了所有這些情況的歸一化關(guān)鍵路徑延遲。用它作為評價(jià)互連值（它們是密切跟隨的）的近似替代參數也是可靠的。 結果證實(shí)了關(guān)于緩沖間距以及接地/浮動(dòng)這一問(wèn)題的直覺(jué)想法。最壞情況對應高密度填充、接地和1×緩沖間距處是合理的。實(shí)際上圖4表明最壞情況的影響有31%。當緩沖間距增加時(shí)，此影響在3×緩沖間距處降低至約5%也是合理的（根據耦合電容是距離的函數）。再大就沒(méi)有什么好處了�；A分析說(shuō)明，將填充接地會(huì )有較高的耦合電容，因而延遲增加，但仍有少數人選擇填充接地，因為與浮動(dòng)接地比較，它有非常好的可預測性。這些實(shí)驗非常有用，因為它確立了3×緩沖間距作為用于緩沖的合理選擇，它量化了其對時(shí)序（和寄生參量）的影響為約5%。有一點(diǎn)必須注意，金屬填充一般會(huì )改變關(guān)鍵路徑的次序。這是可以預期的，因為對何種信號在填充附近結束及何種信號不在填充附近結束不易控制。 可靠性和信號完整性 處理金屬填充的信號完整性是互連寄生參量提取的直接結果。我們用延遲作為代理參數量化金屬填充耦合引起的凈電容增加(雖然要進(jìn)行瑣細的數據提取工作)。用具有動(dòng)靜對標準總線(xiàn)結構的HSpice評估串擾延遲和畸變對動(dòng)靜對的影響。采用與上節同樣的緩沖、密度、接地和基于規則/基于模型填充的安排。結果見(jiàn)圖5，每一項再次歸一化并與沒(méi)填充情況作了比較。結果又一次符合圖5與圖4中的趨勢正好相反的直覺(jué)想法，就 1×緩沖來(lái)說(shuō)，由于電容耦合嚴重而得到了最差的延遲效應。同等的電容耦合產(chǎn)生的串擾最小等等。
結論 瑞利方程為任一技術(shù)節點(diǎn)確立了最大的焦深允許范圍，DOF隨每一新節點(diǎn)持續變小。因此，仿真推動(dòng)的基于模型填充是使ILD內局部峰-峰變化最小的途徑，允許我們在DOF范圍內運作，這是對可制造性和良率至關(guān)重要的事情。金屬填充對性能和信號完整性的影響是什么，什么樣的緩沖間距是最佳的。結論是：在保證可制造性、可靠性和很好良率的同時(shí)，3×緩沖間距處基于模型的填充產(chǎn)生比較穩定的時(shí)序，且最壞情況下對時(shí)序預計的影響為5%。 DFM的概念已被整合至設計實(shí)踐中，未來(lái)IC設計業(yè)者將擁有一個(gè)虛擬制造的設計環(huán)境，透過(guò)EDA工具的協(xié)助，進(jìn)行問(wèn)題偵測、修正及預防，進(jìn)一步提高整體IC制造良率。 感謝 特別感謝Rice University 攻讀博士學(xué)位的Arthur Nieuwoudt進(jìn)行的全部仿真工作和有關(guān)的深入研討及創(chuàng )意，也特別感謝他的導師Rice University的 Dr. Yehia Massoud 的有益討論和建議。 可制造性設計 半導體制程技術(shù)的演進(jìn)大致依循摩爾定律(Moore's Law)：每?jì)赡赀M(jìn)步一代，布局規則(Layout Rule)持續需較前代原始設計微縮70%，使集成電路(IC)單位面積內含晶體管的數量增加一倍。集成電路制程技術(shù)不斷的微縮，在穩定性的控制上日漸艱難，許多制程上的衍生效應于先前設計時(shí)并未被充分考慮，使得IC的Margin及良率提升的速度在開(kāi)始受到明顯的影響。因此一些可制造性設計 (Design For Manufacturability，以下簡(jiǎn)稱(chēng)DFM)的解決方案，在近年來(lái)開(kāi)始成為重要的主題。 DFM或相似DFY(Design for Yield，良率導向設計)，簡(jiǎn)而言之即由制程人員將IC由設計完到制造過(guò)程所可能發(fā)生的各種效應(Effects)及變化(Variation)，以及更重要的對IC功能的影響加以仔細的分析檢測，而設計者在設計流程中即將這些信息考慮含入，使所設計的IC對制程變化有更好的容忍度 (tolerance)，以及更容易有較高的良率。DFM衍生出許多新而復雜的課題需要芯片設計者及制程提供者攜手合作，也有別于傳統的設計 - 制程分工模式。
設計業(yè)者需有適當可用的自動(dòng)化設計軟件工具(EDA Tool)，使設計業(yè)者在設計之初，就可以利用這些工具所模擬的結果來(lái)修正設計，以確保所設計與制造的結果相近。所以DFM 解決方案的最后目標需實(shí)現于EDA 工具上。所以設計者、EDA 工具業(yè)者及制程提供者是完整方案的鐵三角。 在聯(lián)電在 90nm制造所提出的可制造性設計方案支持流程(DFM Support Flow)如圖所示。其中包括可制造性設計建議的IP及Library；在設計階段亦提供客戶(hù)DFT(Design-For-Test)及 DFD(Design-For-Diagnosis)兩種服務(wù)；在出光掩膜之前及之后提供客戶(hù)LRC/OPC等服務(wù)(Pre/Post Tape/Out LRC/OPC Service)。 可制造性設計的整套方案都必須要設計業(yè)者的配合，才能為產(chǎn)品良率共同創(chuàng )造雙贏(yíng)。在此同時(shí)，也要設計業(yè)者不斷的提供意見(jiàn)給芯片制造商來(lái)共同提升整個(gè)可制造性設計方案。 |
