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隨著(zhù)信息量的急劇增長(cháng)，信息安全日益受到人們重視。一個(gè)完整的數據加解密系統應該 具備安全可靠的密碼認證機制和加解密算法。本文基于MEMS 強鏈、USB 控制器和FPGA 設 計了一種USB 接口的高效數據加解密系統，采用AES 加密算法。普通IDE 硬盤(pán)掛接該系統后 成為安全性極高的加密USB 移動(dòng)硬盤(pán)，其平均數據吞吐率接近普通U 盤(pán)，達到10MB/s. 1. 系統結構布局 該系統由Cypress CY7C68013 USB2.0 控制器、Altera EP2C35 FPGA 和MEMS 強鏈構成， 圖1 描述了整個(gè)系統的硬件布局。 MEMS 強鏈負責對用戶(hù)輸入的密碼進(jìn)行驗證。CY7C68013 USB 控制器內含增強型51 核，它不 但能高效處理USB 協(xié)議事務(wù)，而且是整個(gè)系統的控制中心。EP2C35 FPGA 一端連接USB 控制 芯片的GPIF 接口，一端連接IDE 硬盤(pán)，它負責從IDE 總線(xiàn)中區分出控制信號、讀寫(xiě)硬盤(pán)寄存器的數據信號和讀寫(xiě)硬盤(pán)扇區的數據信號，然后僅對寫(xiě)入硬盤(pán)扇區的數據作加密處理，對讀出 硬盤(pán)扇區的數據作解密處理。 2. MEMS 強鏈 MEMS 強鏈的棘爪能卡住棘輪，從而能精確定位到固定的位置，棘爪裝有電磁驅動(dòng)型電機， 使其具有誤碼鑒別與自復位功能，因而可用于信息安全，實(shí)現密碼鎖的功能。鑒碼機構由兩組 電磁型微步進(jìn)電機驅動(dòng)反干涉齒輪集A 和B，反干涉碼輪集中機械固化了密碼。反干涉齒輪集 在正確解碼時(shí)，碼齒之間互相沒(méi)有接觸；當出現錯碼時(shí)，碼齒相互干涉，反干涉齒輪集卡死。 使用光電耦合機構，在正確接收到24 位密碼時(shí)光電能量耦合，系統開(kāi)啟。圖2 是MSMS 強鏈 結構圖。 3. 物理密鑰與密碼認證 物理密鑰是相對于邏輯密鑰而言的，邏輯密鑰通常以二進(jìn)制形式存在于芯片內部ROM 區，容易被破解。而物理密鑰固化在機械結構內部。本設計采用的反向嚙合齒輪集鑒碼機構所蘊含 的密鑰就屬于物理密鑰。它的結構相當隱含，不是專(zhuān)業(yè)人士即使知道了鑒碼機構，也很難推出其密碼。 密碼認證開(kāi)始時(shí)，USB 控制器把接收到的來(lái)自PC 的24 位待驗證二進(jìn)制密碼以脈沖的形 式傳遞給強鏈。強鏈的電機會(huì )根據脈沖驅動(dòng)碼輪。若密碼正確，反干涉齒輪*無(wú)摩擦的走通 一周回到原位；只要有一位密碼錯誤，反干涉齒輪*在該位卡死。USB 控制器根據強鏈的反 饋信號作出判斷，如果驗證通過(guò)，則將該系統枚舉成一個(gè)可移動(dòng)磁盤(pán)，并把該正確密碼傳遞給 FPGA，作為AES 加密算法的密鑰；否則向PC 機返回驗證失敗的信息。 4. ATA 協(xié)議控制器的實(shí)現 從密碼認證通過(guò)，枚舉開(kāi)始的那一刻起，USB 控制器得到了對硬盤(pán)的訪(fǎng)問(wèn)權。 根據 ATA 協(xié)議，對支持Ultra DMA 傳輸方式的IDE 硬盤(pán)而言，操作歸結為兩種，對硬盤(pán)接 口寄存器讀寫(xiě)以及對硬盤(pán)扇區進(jìn)行Ultra DMA 批量扇區。為了對硬盤(pán)數據進(jìn)行加解密，我們把 FPGA 插入連接GPIF 接口和硬盤(pán)接口的IDE 總線(xiàn)，這樣所有控制信號和數據信號都要通過(guò) FPGA，受到FPGA 的監視和控制。 FPGA 必須實(shí)現有限狀態(tài)機，能夠對信號進(jìn)行協(xié)議解析，區 分出那些需要加解密的扇區數據，也就是在Ultra DMA 傳輸過(guò)程中出現在數據總線(xiàn)上的數據。 在PIO 狀態(tài)時(shí)，FPGA 讓所有信號保持直通，因而讀寫(xiě)硬盤(pán)接口寄存器的操作不受任何影響，但狀態(tài)機監測對硬盤(pán)接口寄存器的寫(xiě)入操作。一旦發(fā)現寫(xiě)入命令寄存器的命令代碼為DMA 讀 （0xC8 或0x25）或DMA 寫(xiě)（0xCA 或0x35）命令，則有限狀態(tài)機進(jìn)入DMA 狀態(tài)。 因為考慮到數據經(jīng)加解密模塊會(huì )有200ns 左右的延時(shí)，如果控制信號仍然直通一定不能滿(mǎn) 足DMA 傳輸協(xié)議的時(shí)序要求，所以理想的辦法是把控制信號也延時(shí)相應的時(shí)間。 延時(shí)多少的確定很困難，況且也沒(méi)有必要，我們采取的方法是設計了三個(gè)主要模塊：數據 接收模塊、數據處理模塊和數據發(fā)送模塊，連成一條處理流水線(xiàn)，這樣既能對數據流進(jìn)行完全 時(shí)序化的控制，又能維持較高的數據吞吐。如圖3 所示。數據接收模塊的任務(wù)是把硬盤(pán)發(fā)送過(guò)來(lái)的讀扇區數據或者USB 控制器發(fā)送來(lái)的寫(xiě)扇區數 據正確的接收和緩存；數據處理模塊的任務(wù)是對扇區數據進(jìn)行加密或解密處理；數據發(fā)送模塊 的任務(wù)是把處理完的結果數據發(fā)送出去。 由于數據流是雙向的，所以?xún)蓚�(gè)方向上各有一條數據收發(fā)流水線(xiàn)。在一次DMA 傳輸中，只有一條流水線(xiàn)是工作的，且它們暫時(shí)獲得IDE 總線(xiàn)的控制權。不失一般性，我們討論下執行DMA 讀命令的全過(guò)程。首先，在PIO 狀態(tài)下將DMA 讀命 令的代碼0xC8（或0x25）寫(xiě)入硬盤(pán)的命令寄存器。此后狀態(tài)機進(jìn)入DMA 讀狀態(tài)，總線(xiàn)切換給 DMA 讀數據接收模塊和DMA 讀數據發(fā)送模塊。DMA 讀數據接收模塊與硬盤(pán)進(jìn)行握手確認， 啟動(dòng)UDMA 讀傳輸，此后每當硬盤(pán)DMA strobe 信號（DMA 同步信號）發(fā)生跳變，就對16 位 硬盤(pán)數據總線(xiàn)進(jìn)行采樣，并更新CRC 接收校驗；每采樣8 次則整合成一個(gè)128 位并行數據，提 供給AES 解密模塊，該模塊取走這128 位數據開(kāi)始新一輪AES 解密迭代運算，同時(shí)輸出前一 輪處理完的128 位解密數據，并拆分為8 個(gè)16 位并行數據，陸續存入一個(gè)16 位寬的FIFO。與 此同時(shí)，DMA 讀數據發(fā)送模塊查詢(xún)到FIFO 中出現了數據，就開(kāi)始不斷的從中讀取，并放在16 位數據總線(xiàn)上提供給USB 控制器，每放一次數據，便翻轉一次DMA strobe 電平使得USB 控制 器的GPIF 接口能夠同步接收數據，同時(shí)更新CRC 發(fā)送校驗。 當硬盤(pán)把所有指定數量的加密數據都發(fā)送給FPGA 后會(huì )收到FPGA 的CRC 接收校驗反饋， 若與硬盤(pán)內部的CRC 校驗一致，則硬盤(pán)認為這次DMA 讀命令被正確執行。 當 FPGA 把所有處理完的解密數據都發(fā)送給USB 控制器后也會(huì )收到USB 控制器的CRC 校 驗反饋，若與FPGA 內部的CRC 發(fā)送校驗一致，則可以認為一次完整的含解密的DMA 讀命令 被正確執行。 圖 3 中的全局控制狀態(tài)機負責整個(gè)系統的控制和協(xié)調，它實(shí)時(shí)的監測PIO 寫(xiě)入命令，并在恰當的時(shí)機把IDE 總線(xiàn)控制權切換給加密流水線(xiàn)或解密流水線(xiàn)。當加解密流水線(xiàn)執行完一次 DMA 傳輸命令后，總線(xiàn)控制權會(huì )重新交還給全局控制狀態(tài)機。 5. AES 加密模塊的實(shí)現 AES 的設計原理可參考文獻，下面只簡(jiǎn)單介紹算法過(guò)程。AES 是一個(gè)迭代的分組密碼， 每一輪迭代稱(chēng)為一個(gè)輪變換，包括一個(gè)混合和三個(gè)代換： （1）字節代換（SubBytes）：利用S 盒對狀態(tài)的每一個(gè)字節進(jìn)行非線(xiàn)性變換。 （2）行移位（ShiftRow）：對狀態(tài)的每一行，按不同的位移量進(jìn)行行移位。 （3）列混合（MixColumn）：對狀態(tài)中的每一列并行應用列混合，在最后一輪省略該步。 （4）擴展密鑰加（AddRoundKey）：與擴展密鑰異或。 加密算法的流程如圖4 所示。 相應的，解密算法使用逆序的擴展密鑰，輪變換分別為InvSubByte，InvShiftRow， InvMixColumn，數據流程稍有不同。 我們設計的AES 加密運算模塊以128 位為一個(gè)分組，完成一個(gè)分組的運算需要11 個(gè)時(shí)鐘 周期。第1 個(gè)時(shí)鐘周期，密鑰擴展模塊輸出第1 個(gè)擴展密碼，也就是初始密碼本身；同時(shí)初始 變換模塊用這個(gè)擴展密碼對128 位明文作AddRoundKey 操作。 第2 個(gè)到第11 個(gè)時(shí)鐘周期，密 鑰擴展模塊依次生成10 個(gè)擴展密碼，同時(shí)，輪變換模塊利用這些擴展密碼對輸入密文作10 個(gè) 輪次的輪變換，其中最后一輪缺少列混合操作，然后輸出最終的密文，結束一個(gè)分組的運算。 6. 數據吞吐率分析 Ultra DMA 在模式2 下的數據傳輸率為33.33MB/s。由于FPGA 全局時(shí)鐘頻率為100MHz， 所以加解密一個(gè)128 位分組需要110ns。加上數據的輸入和輸出階段各占用一個(gè)時(shí)鐘周期，總共 需要130ns。所以加解密模塊的數據處理速率約為61.54MB/s，完全能夠達到實(shí)時(shí)處理的要求。 7. 結束語(yǔ) 本文提出了一種安全高效的USB 移動(dòng)硬盤(pán)數據加解密系統。其中，MEMS 強鏈的應用開(kāi)辟 了系統物理認證的新方向；Ultra DMA 協(xié)議接口的FPGA 實(shí)現大大提高了硬盤(pán)讀寫(xiě)的吞吐率，同時(shí)AES 加解模塊的處理速率又能完全滿(mǎn)足Ultra DMA 傳輸帶寬，兩者的有機協(xié)作使得一種高 效的硬件加解密流水線(xiàn)得以實(shí)現。 |
