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TigerSHARC系列處理器是ADI公司推出的高性能數字信號處理器，包含ADSP TS101、ADSP TS201、ADSP TS202、ADSP TS203。TigerSHARC系列處理器的link 口為處理器提供了快速、獨立的通信機制。link口的特點(diǎn)是點(diǎn)對點(diǎn)通信、協(xié)議比較簡(jiǎn)單、數據率較高，因而可以通過(guò)link口實(shí)現多片處理器構成處理器系統。 TS101的link口和TS20X系列處理器的link口有所不同。TS101的link口采用8位雙向數據線(xiàn)和三根控制線(xiàn)構成，采用TS101 link協(xié)議可實(shí)現雙工通信；而TS20X系列處理器的link口采用LVDS技術(shù)(4 bit收、4 bit發(fā))，實(shí)現全雙工通信。 盡管TS101的link口和TS20X的link口在物理和協(xié)議方面都不一樣，但在應用上都可以實(shí)現數據的通信以及處理器的加載功能。 1 信號處理系統結構 典型的采用TigerSHARC處理器的信號處理板連接方式為：板(簇)內采用CLUSTER總線(xiàn)實(shí)現處理器連接，板間采用link口實(shí)現處理器連接。 采用FPGA實(shí)現與TigerSHARC處理器link口的連接可提高信號處理系統與其他系統連接的靈活性。FPGA通過(guò)link口與信號處理系統連接，簡(jiǎn)化了信號處理板卡的設計；同時(shí)由于FPGA靈活性及豐富的接口資源，可以很方便實(shí)現與其他系統的連接。 采用FPGA加載信號處理系統，只需修改與FPGA連接的Flash中的程序就可以實(shí)現配置信號處理器系統中各處理器的程序。在加載完后，FPGA還可以作為信號處理系統的接口板，使系統設計更加簡(jiǎn)單、高效。 本文介紹一種基于FPGA通過(guò)link口加載由TS101構成的信號處理系統的方法。 FPGA加載板和TigerSHARC信號處理系統連接關(guān)系如圖1所示。 加載板采用EP2S60芯片作為處理器,外接128 MB Flash和36 MB SRAM。Flash用于存儲處理器的加載程序，SRAM作為緩存。FPGA的4個(gè)link分別與TigerSHARC信號處理板上4個(gè)DSP的link0相連，信號處理板上4個(gè)DSP的link2分別與下一個(gè)信號處理器的4個(gè)DSP的link0相連。采用這種方法連接多塊信號處理板構成一個(gè)信號處理系統。 TigerSHARC處理器每個(gè)link口都可以作為加載的端口，只需在Kernel程序中將LINK號改成對應的link口。 2 加載文件結構 TigerSHARC處理器link口加載文件結構如圖2所示。加載文件由加載核、若干Zero init或Non-zero init加載數據塊及Final init數據塊構成。加載核沒(méi)有數據塊頭信息，Zero init 和Non-zero init數據塊頭都有1個(gè)標簽字和1個(gè)目的地址，Final init數據塊只有1個(gè)標簽字。標簽字各數據位的意義如圖3所示。由于link口的連接特點(diǎn)，link加載核不支持多處理器加載,因而link加載方式中不使用ID。標簽字的TYPE和COUNT指示了該塊數據的類(lèi)型和長(cháng)度。TigerSHARC加載文件以32 bit word為單位構成(本文的word即指32 bit word)。 3 加載狀態(tài)機的設計與實(shí)現 由于Flash的讀寫(xiě)周期較長(cháng)，設計中采用系統時(shí)鐘16分頻作為FPGA中Flash控制器的時(shí)鐘。直接從Flash中讀取數據無(wú)法保證DSP加載核(BOOT Loader Kernel)對程序數據的數據率要求，因而在設計中先將Flash中的數據轉存到與FPGA相連的SRAM中。SRAM讀出數據為32 bit，讀寫(xiě)SRAM的數據率可以大大超過(guò)link口的吞吐率。FPGA中開(kāi)辟2塊RAM作為乒、乓RAM緩存從SRAM中讀取數據，以保證FPGA發(fā)送link的數據保持在就緒狀態(tài)，DSP加載核在任何時(shí)候取數,FPGA link都能提供有效數據。 FPGA發(fā)送到link模塊的信號為T(mén)xWrite、TxData、TxBP。加載狀態(tài)機根據TxBP信號來(lái)判斷link口緩沖當前狀態(tài)是忙還是空閑，只要為空閑狀態(tài)就往link緩沖中寫(xiě)數據，從而保證了DSP加載核總能獲取有效數據。 3.1 加載狀態(tài)機的設計 FPGA中加載有限狀態(tài)機狀態(tài)轉換示意圖如圖4所示。 狀態(tài)說(shuō)明： S0：BootLoader Kernel State;S1:數據塊類(lèi)型判斷；S2：Non-zer init State;S3:Zero init State;S4:Final init State;S5:結束。 當需要加載時(shí)復位加載狀態(tài)機，在復位時(shí)設置計數器值。復位后，狀態(tài)機就進(jìn)入了S0狀態(tài)。 S0狀態(tài)為發(fā)送DSP Boot Loader Kernel給需要加載的DSP，長(cháng)度為256 words。在該狀態(tài)下，link口需要發(fā)送DSP Boot Loader Kernel給需要加載的DSP，數據發(fā)送完后（數據塊計數器count_packet為0），狀態(tài)轉入S1。 S1狀態(tài)為上一數據塊結束，下一數據塊將要開(kāi)始發(fā)送的一個(gè)中間過(guò)渡狀態(tài)。在該狀態(tài)下判斷下一數據塊的類(lèi)型，并計算下一數據塊的長(cháng)度。根據標簽字Tag Word的TYPE值轉換到S2、S3、S4中的某個(gè)狀態(tài)。 當S1狀態(tài)下TYPE為1時(shí)，狀態(tài)機轉入S2。DSP收到這塊數據后，進(jìn)入Non-zero init模式。S2狀態(tài)只需發(fā)送該數據塊，不需要對數據進(jìn)行Non-zero init處理。該模式下,link口需要發(fā)送的數據為該數據塊標簽字的COUNT值加上數據塊頭的長(cháng)度即2 words。該數據塊發(fā)送完后（數據塊計數器count_packet為0），狀態(tài)轉入S1。 當S1狀態(tài)下TYPE為2時(shí)，狀態(tài)機轉入S3。DSP收到這塊數據后，進(jìn)入Zero init State模式。該模式下加載程序數據塊只有數據塊頭，即標簽字和目的地址2 words，后面即為下一個(gè)數據塊頭。此時(shí)，狀態(tài)機只需發(fā)送這個(gè)數據塊頭，不需要進(jìn)行Zero init處理。該數據塊發(fā)送完后(數據塊計數器count_packet為0),狀態(tài)轉入S1。 當S1狀態(tài)下TYPE為0時(shí)，狀態(tài)機轉入S4。相應地，DSP進(jìn)入到Final init模式，完成加載核的自我覆蓋。此時(shí)狀態(tài)機要發(fā)送的有效數據長(cháng)度為257 words，即1 word Final init標簽字和256 words加載核自我覆蓋程序。當發(fā)送完Final init加載數據，有效的加載程序已經(jīng)發(fā)送完。需要注意的是，加載核在取link口數據是啟動(dòng)DMA傳輸的，而link口至內/外部存儲器的DMA是以4字組方式傳輸,因而當程序不是4字對齊時(shí)，發(fā)送的加載程序長(cháng)度須以4字補齊。加載狀態(tài)機會(huì )根據加載文件自動(dòng)完成4字補齊，發(fā)送的長(cháng)度為將程序4字補齊后的長(cháng)度，以滿(mǎn)足link口DMA的時(shí)序要求。 當S4狀態(tài)下數據塊計數器count_packet為0時(shí),狀態(tài)機轉入S5，加載1個(gè)DSP結束。 當狀態(tài)機轉入S5時(shí)，FPGA 的加載狀態(tài)機已實(shí)現了通過(guò)link口對DSP的加載過(guò)程。為了實(shí)現信號處理系統中所有板卡的加載，第一塊信號處理板要完成對第二塊信號處理板卡的加載。link板卡的級聯(lián)關(guān)系見(jiàn)圖1，FPGA加載完第一塊板的DSP后，等待DSP運行起來(lái)，而后通過(guò)link口發(fā)送第二塊板的加載程序給第一塊板。第一塊板收到第二塊板的加載程序后，可以實(shí)現對第二塊板的加載。采用同樣的方法就可以實(shí)現級聯(lián)的每塊板卡的每個(gè)DSP的加載功能。 3.2 Signal Tap采集加載過(guò)程 采用Signal Tap采集加載開(kāi)始、中間狀態(tài)轉換和加載結束的結果分別如圖5"7所示。圖中各信號的意義如下： boot_dsp0_en、boot_dsp1_en:分別是加載第一塊信號處理板DSP0、DSP1的使能信號。 txdata、txwrite_ba_int、txbp：分別是link模塊控制端輸入數據、寫(xiě)控制信號、緩沖滿(mǎn)信號count_packet的數據塊計數器。 TAG_COUNT、TAG_TYPE：分別是標簽字的COUNT和TYPE值。 STATE_FSM：狀態(tài)機的當前狀態(tài)。 rst_state：狀態(tài)機復位控制信號。 l0_lxdata、l0_lxclkout、l0_lxclkin：分別是FPGA的link0端口接口數據、時(shí)鐘/應答輸出、時(shí)鐘/應答輸入。 圖中采樣時(shí)鐘為link模塊輸入時(shí)鐘，1個(gè)周期link口發(fā)送1 B數據。由于狀態(tài)機采用的是邊發(fā)送link數據邊解譯加載數據的方法，因而狀態(tài)機狀態(tài)轉換過(guò)程要滯后發(fā)送數據4個(gè)周期(1 word),通過(guò)在發(fā)送DSP Boot Loader Kernel這個(gè)狀態(tài)計數值多4個(gè)字而在Final Init過(guò)程計數值少4個(gè)字來(lái)實(shí)現對齊。 圖5為加載開(kāi)始，STATE_FSM狀態(tài)為0，此時(shí)FPGA發(fā)送DSP Boot Loader Kernel給TigerSHARC DSP。加載開(kāi)始時(shí)計數值為0x403 bytes，共發(fā)送0x404 bytes數據。如前所述，在發(fā)送DSP Boot Loader Kernel時(shí)比其實(shí)際長(cháng)度0x400 bytes多4 bytes。 圖6為加載中間加載過(guò)程，STATE_FSM狀態(tài)依次為3、1、3、1、2。當STATE_FSM為第一個(gè)1時(shí),TAG_TYPE為2、TAG_COUNT為3,標志下一個(gè)狀態(tài)為Zero init State。此狀態(tài)下FPGA需要發(fā)送2 words， 因而count_packet為0x6(count_packet為0占了2個(gè)周期)。當STATE_FSM為第二個(gè)1時(shí)，TAG_TYPE為1、TAG_COUNT為4，標志下一個(gè)狀態(tài)為Non-zero init State，此狀態(tài)下FPGA需要發(fā)送4 words數據和2 words數據塊頭，因而從此時(shí)count_packet為0x16（count_packet為0占了2個(gè)周期）。 如圖7所示，當STATE_FSM為4且計數值為0時(shí),STATE_FSM轉為5、boot_dsp0_en從1變?yōu)?，此時(shí)加載DSP0結束。DSP0加載結束后FPGA產(chǎn)生一個(gè)狀態(tài)復位信號rst_state使狀態(tài)機復位，而后boot_dsp1_en從0變?yōu)?，開(kāi)始加載DSP1。采用同樣的方法就可以實(shí)現加載DSP2、DSP3。 本文介紹了一種采用FPGA加載TigerSHARC DSP的方法。在FPGA中設計的FSM可根據加載文件的結構自動(dòng)實(shí)現加載功能，通過(guò)TigerSHARC DSP link互聯(lián)關(guān)系可實(shí)現對整個(gè)信號處理系統的加載。此外，還介紹了加載狀態(tài)機的設計方法，并采用Signal Tap采集加載狀態(tài)機幾個(gè)典型的加載過(guò)程，驗證了加載狀態(tài)機的設計。 |
