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DigRF準備替換RF與基帶半導體器件之間的兩種主要形式的數據通信路徑：模擬信令，以及針對具體設計的私有數字信令（并行或串行）。MIPI（移動(dòng)業(yè)處理器接口）聯(lián)盟正在致力于采用DigRF（數字射頻）標準，用一種基于分組的公共數字串行接口代替各種類(lèi)型的I/Q（同相位/正交相位）信令接口。一個(gè)MIPI聯(lián)盟工作小組已開(kāi)發(fā)了用于2.5G和3G手機標準的DigRF規范，預計其后版本會(huì )增加支持4G標準的數據流量。 使用DigRF這種標準接口可以使設計者在元件選擇時(shí)有更多的靈活性。例如，一名設計者可能準備從某家供應商采購一種高價(jià)的基帶IC（可能是手機中最貴的芯片之一），而從其它供應商處購買(mǎi)RF、電源管理和其它器件。然而，DigRF技術(shù)在促成通用產(chǎn)品的極端靈活性時(shí)也帶來(lái)了挑戰，會(huì )影響到你的測試策略。 在RF接收測試期間，測試工程師的主要目標還與DigRF以前相同，即捕獲I/Q信息，對獲得的數據集執行定制的數字信號處理算法，并記錄參數化結果，以確定設備是否合格。但與前代RFIC相比較，DigRF器件可能給生產(chǎn)測試增加大量開(kāi)銷(xiāo)。尋找盡可能減少這種開(kāi)銷(xiāo)的方式，就成為工程師在設計自動(dòng)化生產(chǎn)測試系統時(shí)所面臨的主要挑戰。 一、理解接口 DigRF 3G定義了實(shí)現接口所需要的最小信號數；一個(gè)基本的手機配置只需要6根線(xiàn)（圖1）。RxData/TxData信號在一個(gè)分組協(xié)議中傳送I/Q數據以及控制與狀態(tài)消息的數字表示。 
圖1. 基本的DigRF手機配置只需要6根線(xiàn)。 以DigRF信號傳輸的數據被封裝在協(xié)議包或稱(chēng)幀內。每個(gè)幀都包括三部分：同步（sync），頭（header），與有效載荷（payload）（圖2）。每個(gè)包的開(kāi)始都有相同的16 bit同步序列，數字接收電路用它對每個(gè)幀做實(shí)時(shí)選通相位的對準。 接下來(lái)的8個(gè)位是頭，它定義有效載荷的作用與內容。頭本身由三部分構成：3位表示有效載荷的大小，4位描述LCT（邏輯信道類(lèi)型），1位表示CTS（清除發(fā)送）信號。
圖 2. DigRF 3G數據幀開(kāi)始于一個(gè)16 bit同步序列，后面是一個(gè)8 bit頭和I、Q數據。 不同數據包的有效載荷部分有大小變化，從而產(chǎn)生不同級別的編碼開(kāi)銷(xiāo)。LCT定義了有效載荷中包含的內容，以及可分類(lèi)為控制數據或I/Q數據的內容。CTS允許在RF發(fā)射期間，由RF設備控制來(lái)自基帶的數據流。 幀中余下的N位就包含了要傳輸的實(shí)際數據。例如，在DigRF 3G的非分集模式下，RxData幀將使用數據信道C和256 bit有效載荷，包含8 bit的交替I數據和Q數據。 DigRF 3G支持數字傳輸下的三種時(shí)序模式，具體取決于被傳輸RF信息的類(lèi)型（表1）。DigRF標準還支持三種公共的輸入基準時(shí)鐘頻率（19.0 MHz、26.0 MHz和38.4 MHz）；時(shí)鐘通過(guò)SysClk信號送至基帶。與速度模式無(wú)關(guān)，DigRF處理器會(huì )用一個(gè)本地的FIFO緩沖管理數據流，當傳輸幀時(shí)會(huì )產(chǎn)生一個(gè)無(wú)法預測的時(shí)序。
二、生產(chǎn)測試的挑戰 對采用DigRF協(xié)議器件作成功測試的關(guān)鍵是要找到一種方式，能在RF接收測試期間管控RxData包的不確定性狀態(tài)。在對DigRF產(chǎn)品作RF接收測試期間，能觀(guān)察到RxData信號合成狀態(tài)的多級不確定性： 1）相位時(shí)序； 2）幀時(shí)序； 3）幀類(lèi)型； 4）有效載荷中的數據。 312 Mbps的數據速率來(lái)自于一個(gè)1248 MHz主時(shí)鐘（一般由PLL生成）的1/4分頻器。在生產(chǎn)性測試系統中，考慮到影響RF前端的相位噪聲性能的重要性，器件的時(shí)鐘輸入應由RF儀器提供。與普通數字子系統相比較，這個(gè)時(shí)鐘源的起始相位通常是不可控的。DUT（待測設備）的輸入時(shí)鐘相位未定，PLL倍頻器/分頻器產(chǎn)生的相位也不確定，兩者結合導致RxData輸出時(shí)序無(wú)法預測，包括器件各上電循環(huán)之間，以及多地點(diǎn)并行測試配置中的不同器件之間的輸出時(shí)序。 一種生產(chǎn)型測試儀應有這種能力，即在各次測試間對測試儀硬件和DUT作必要修改時(shí)，仍保持數字子系統的運行。它使測試儀能夠維持相對于DUT輸出的選通時(shí)序，避免在正式運行中的選通相位重調，節省了測試時(shí)間。 下一個(gè)重要的測試挑戰是尋找一個(gè)能處理多級不確定性數據包傳輸性能的方式。如圖3所示，在DUT的每個(gè)RF接收測試期間，測試儀都不知道每個(gè)包會(huì )在哪個(gè)測試循環(huán)中傳輸，包的類(lèi)型會(huì )是什么，或者包的類(lèi)型是否符合預期（例如，RFIC會(huì )生成一個(gè)主動(dòng)的控制狀態(tài)消息）。
圖 3. 由于數據包的不確定性，在一款器件的每次RF接收測試期間，測試儀不知道每個(gè)包會(huì )在哪個(gè)測試循環(huán)中傳輸，包的類(lèi)型是什么，或者包的類(lèi)型是否符合預期。 馬上能看出，測試程序不能在數字測試模式中采用固定循環(huán)周期的選通隔離所需I/Q數據。同樣，對同步或頭的數字匹配回路不能以DigRF速度，足夠快地通過(guò)ATE儀器的流水線(xiàn)，儀器也不能完成對頭信息的實(shí)時(shí)識別和決策。 三、ATE策略的比較 傳統生產(chǎn)測試系統有靜態(tài)的選通時(shí)序以及簡(jiǎn)單的比較功能（例如H、L、X、M、V、存儲），因此它們自身并不具備強大的校準能力，以應對DigRF器件需要的非確定性。不過(guò)，這類(lèi)測試儀中的數字儀器有所需要的數字捕捉能力，一般用于ADC（模數轉換器）輸出數據或DUT寄存器讀取操作。因此，你可以保留在這臺儀器上的投資，并且采用一種批量捕捉和后處理技術(shù)（block-capture-and-post-processing）應對DigRF的RF接收測試挑戰。 對于RF接收測試，一般CW（連續波）測試需要1kB至4kB的I/Q采樣，而日益普遍的采用調制波形的系統級測試則使用16 kB至32 kB的I/Q采樣。注意轉換為實(shí)際的串行位： 1k I/Q = 1024 ? [8 bits (I) + 8 bits (Q)] ? 協(xié)議_開(kāi)銷(xiāo) = 串行位數 為了解決實(shí)時(shí)情況下的非確定性行為，測試儀必須提供專(zhuān)為DigRF 3G DUT與數字捕捉之間編碼的數字邏輯。其目標是在數據到達測試儀的DSP（數字信號處理器）前，減輕捕捉時(shí)所出現的所有時(shí)序與數據不確定性問(wèn)題。 一種測試選擇是在DIB（器件接口板）上設計一個(gè)FPGA（現場(chǎng)可編程門(mén)陣列）電路。這種方法可以用一片廉價(jià)器件提供定制邏輯，但也有三個(gè)麻煩： 1）接口以及為電路提供支持信號將會(huì )非常復雜； 2）在隔離與屏蔽能力有限情況下，在與這些敏感RF信號如此近的地方增加一個(gè)數字噪聲發(fā)生器，存在著(zhù)更多的風(fēng)險； 3）為每個(gè)器件負載板增加元件會(huì )使成本上升，延長(cháng)測試開(kāi)發(fā)時(shí)間。 作為另一種選擇，可以采用一臺提供嵌入實(shí)時(shí)功能的數字測試儀器，它可以在降低成本的同時(shí)簡(jiǎn)化DIB復雜性。這種方案的缺點(diǎn)是缺乏測試工程師所需要的靈活性，因為他們要測試一組通信協(xié)議。只針對DigRF的解決方案是不實(shí)用的。 采用這種選擇時(shí)，當測試程序知道有RF接收數據時(shí)，就能在RxData總線(xiàn)上捕捉到大塊數據；這個(gè)塊必須放大到能可靠地捕捉足夠的數據包，從而有足夠數量的I/Q采樣用于后處理算法。數據從數字儀器的捕捉內存送至DSP引擎，在那里由一個(gè)預處理算法執行一個(gè)三步處理： 1）找到每個(gè)包的起始索引； 2）分析每個(gè)包的頭； 3）順序地對有效載荷中的I/Q采樣進(jìn)行去交錯操作，并保存在新的獨立數組中。 一旦數據完成預處理，就可以對所需的I/Q數據集執行用戶(hù)定制的處理算法，或將數據集輸出到其它ATE軟件工具，測試EVM（誤差矢量幅度）等特性。 這一方法的成功與否取決定于數據移動(dòng)時(shí)間，以及所需處理步驟的效率。盡量減少總測試時(shí)間的關(guān)鍵是避免與主控PC的不必要交互，因為這種交互要求測試程序暫停DUT測試的執行。如果測試儀具有邊做模式捕捉邊移動(dòng)數據的能力，則向DSP傳輸數據的整個(gè)時(shí)間都被隱蔽在后臺，測試時(shí)間是零損失。 如果測試儀沒(méi)有此項功能，則測試工程師就必須尋找能減少移動(dòng)數據量的方法。一個(gè)選擇是只捕捉失效數據，但這會(huì )在DSP中增加一個(gè)重構原始數據的新處理步驟；單單這個(gè)不必要的步驟就會(huì )增加數毫秒的關(guān)鍵測試時(shí)間。 一個(gè)完整的DigRF解決方案需要完全在后臺執行預處理算法和I/Q處理。因此，第三種選擇就需要測試儀架構能支持執行數字信號處理算法的專(zhuān)用處理器，一旦DUT信號捕捉完成，測試程序就能立即開(kāi)始下一個(gè)測試的設置。另外，多址測試也需要這種后臺處理的并行式高效率。 圖4表示這三種選擇對測試時(shí)間的可能影響。對第一種選擇，缺乏后臺處理而產(chǎn)生了一個(gè)串行的測試流，有最長(cháng)的測試時(shí)間。第三種情況下，采用了實(shí)時(shí)處理，似乎最為理想，因為它用全后臺處理，以最高效的方式解決了測試挑戰。
圖 4. 這里顯示的三種測試選擇的測試時(shí)間開(kāi)銷(xiāo)：(a) 串行執行流，(b) 批量捕捉與后處理方案，(c) 實(shí)時(shí)處理。 不過(guò)，批量捕捉和后處理方案也可以有低的測試時(shí)間開(kāi)銷(xiāo)，只要數據轉移是在后臺完成，并且高效地處理，沒(méi)有被浪費的步驟，并有獨立的多址并行處理器。有了適當的系統能力，八址程序的預處理器時(shí)間可以低至數毫秒，足以隱藏在一個(gè)典型RF測試時(shí)間中。 |
