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Intel發(fā)布AgileX FPGA，可定制芯片粒成為亮點(diǎn) 四月初，Intel發(fā)布了最新的AgileX系列FPGA，性能可以比上一代Stratix 10提升40%，且FPGA上的DSP可以支持高達40TOPS的算力。該FPGA中，最引人注目的是大量使用了芯片粒的概念做設計，甚至可以支持第三方芯片粒。 AgileX FPGA的設計概念如上圖所示。在中間是10nm工藝制造的FPGA芯片。而圍繞在FPGA四周的（圖中的112G XCVR收發(fā)機，PCIe Gen5等）則是芯片粒。從這里可以看到，芯片粒指的是一些IP模塊，這些模塊在傳統設計中是SoC的一部分，而現在則單獨做成一塊芯片粒，并且使用封裝技術(shù)（AgileX中使用了Intel的EMIB技術(shù)）與其他芯片連接到了一起。 值得注意的是，這里的芯片粒事實(shí)上是由用戶(hù)選擇的，圖中給出的HBM、112G XCVR、CPU Coherent Interface、PCIe Gen5等只是Intel的推薦芯片粒，而Intel也給了用戶(hù)自由度以選擇自己想要的芯片粒與FPGA封裝到一起，甚至可以自己去做一塊定制化的芯片粒來(lái)與FPGA互聯(lián)（為了加快開(kāi)發(fā)速度，Intel建議用戶(hù)與eASIC合作來(lái)實(shí)現快速芯片定制流程）。這些芯片�？梢允褂糜脩�(hù)制定的半導體工藝來(lái)設計，只是最后在封裝到一起的時(shí)候需要使用Intel的EMIB技術(shù)。 從Intel AgileX的例子中，我們也可以看到最近很熱門(mén)的芯片粒的一些特點(diǎn)。Chiplet的英文直譯是“小芯片”，事實(shí)上是把原來(lái)完整ASIC或SoC的一部分做成了單獨的芯片并且用封裝技術(shù)封裝到了一起。較復雜的芯片�？梢允嵌嗪颂幚砥髦械囊粋�(gè)或者數個(gè)核（如AMD的Zepplin），而較簡(jiǎn)單的芯片粒甚至可以是原本SoC上的一個(gè)IP（例如前面例子里的PCIe或HBM模塊）。 與SiP的概念相對比，可以說(shuō)芯片粒是SiP大概念下的一種實(shí)現，因為最后芯片粒還是會(huì )封裝到一起成為一個(gè)SiP；而與傳統SiP實(shí)現相比，芯片粒更強調用規模更小的多個(gè)芯片（每個(gè)芯片往往只是SoC中的一個(gè)IP，單個(gè)芯片粒本身無(wú)法實(shí)現復雜功能）去做封裝內集成，這樣原來(lái)在SoC內做的IP集成現在可以在封裝內實(shí)現，從而降低成本，提高靈活性；而傳統的SiP中集成的芯片往往本身已經(jīng)較為完整，但是出于成本和模組尺寸等理由集成在一個(gè)封裝里。所以我們可以認為芯片粒實(shí)際上是把傳統SiP中的SoC再拆分成多個(gè)IP并且由封裝技術(shù)集成到了一起。 Intel并非芯片粒的唯一支持者。去年11月，AMD發(fā)布的Rome架構處理器也是由多塊7nm Zen2處理器芯片粒和一塊14nm 互聯(lián)和IO芯片使用2.5D技術(shù)封裝而成，其中每塊7nm Zen2芯片粒都含有8個(gè)核，而多塊芯片粒經(jīng)過(guò)組合最多可以實(shí)現64核，芯片粒之間則通過(guò)14nm互聯(lián)芯片進(jìn)行芯片間通信。但是與AMD的不同點(diǎn)在于，Intel在A(yíng)gileX上顯示出了開(kāi)放的姿態(tài)，愿意讓更多用戶(hù)也能自由定制芯片粒，從而營(yíng)造出一個(gè)技術(shù)生態(tài)；而AMD則更保守一些，目前芯片粒技術(shù)仍然主要是給自己使用。 芯片粒背后的推動(dòng)力 Intel和AMD都在積極使用芯片粒技術(shù)，那么芯片粒背后的推動(dòng)力到底是什么？ 首先，我們認為芯片粒背后最主要的推動(dòng)力來(lái)自于成本。隨著(zhù)先進(jìn)半導體工藝越來(lái)越接近物理極限，其成本也越來(lái)越高。而另一方面，芯片的良率與芯片的面積有關(guān)。從直覺(jué)上說(shuō)，假如在晶圓上10mm^2的面積上出現了一個(gè)制造瑕疵，那么在芯片面積也是10mm^2的情況下，這塊芯片就沒(méi)法用了；而如果芯片面積是5mm^2，那么10mm^2的面積可以容納兩塊該芯片，如果出了一個(gè)制造瑕疵那么兩塊芯片中至少還有一塊芯片可以用。 在芯片良率數學(xué)模型的曲線(xiàn)中，我們也可以看到隨著(zhù)芯片面積增大，芯片良率會(huì )下降。因此，在先進(jìn)半導體工藝節點(diǎn)上制造大面積芯片的成本非常高，一方面先進(jìn)半導體工藝很昂貴，另一方面良率也隨著(zhù)面積下降，兩相結合就進(jìn)一步推高了芯片的成本。 對于這個(gè)先進(jìn)工藝中芯片的良率和成本問(wèn)題，芯片粒就是一個(gè)很好的解決方案。與其制造一塊面積很大，良率很低（因此成本很高）的大芯片，還不如把芯片上的各個(gè)模塊各自做成芯片粒，而整個(gè)系統則在封裝內完成集成。由于芯片粒面積較小，因此其良率也較好，總體來(lái)看使用芯片粒在封裝內集成系統的辦法相比直接設計一塊大SoC的良率和成本都有改善。因此，我們看到Intel和AMD在使用先進(jìn)半導體工藝節點(diǎn)的復雜芯片系統上，都使用了芯片粒架構以改善良率和成本。 除了成本之外，芯片粒的另一個(gè)推動(dòng)力就是異構計算和集成 。隨著(zhù)摩爾定律接近瓶頸，靠半導體工藝進(jìn)步來(lái)提升芯片性能越來(lái)越難，因此芯片的性能提升往往來(lái)自于針對特定應用的定制化設計。芯片粒就能提供這樣的機會(huì )，芯片廠(chǎng)商可以針對特定應用設計專(zhuān)用的高性能芯片粒，并且和其他通用芯片粒（例如內存，高速串行接口等）集成在封裝里，從而實(shí)現異構計算和集成以提升系統性能。 芯片粒生態(tài)——半導體行業(yè)下一個(gè)重要變革 Intel在A(yíng)gileX FPGA產(chǎn)品中鼓勵用戶(hù)自主選擇和設計芯片粒以搭建為自己應用優(yōu)化的系統是Intel正在努力構建芯片粒生態(tài)的重要標志。而芯片粒生態(tài)一旦形成，將會(huì )成為堪比SoC的重要芯片設計范式。 我們不妨回顧一下SoC模式帶來(lái)的變化。在SoC的模式出現前，一個(gè)芯片廠(chǎng)商如果想要設計一款芯片，必須有能力獨立設計芯片上的所有模塊。這大大增加了芯片設計的門(mén)檻。而隨著(zhù)SoC模式的出現，芯片廠(chǎng)商可以通過(guò)自主采購IP并做集成的方式來(lái)設計芯片，這樣芯片廠(chǎng)商只需要負責設計芯片中最核心的模塊，而其他通用IP都可以直接購買(mǎi)，在有些情況下芯片廠(chǎng)商甚至不用設計任何模塊，而只是通過(guò)IP模塊之間的巧妙搭配來(lái)實(shí)現創(chuàng )新�？梢哉f(shuō)SoC（加上Fabless）是上世紀半導體行業(yè)最大的革新，它大大降低了芯片設計的門(mén)檻，也讓半導體產(chǎn)業(yè)變得更加欣欣向榮。 而在異構計算逐漸成為主流的今天，芯片粒生態(tài)的出現則可望幫助芯片系統設計廠(chǎng)商進(jìn)一步降低設計異構計算系統的成本。通過(guò)使用芯片粒加上封裝集成技術(shù)，廠(chǎng)商只需要設計核心部分的芯片粒，該芯片�？梢苑浅：�(jiǎn)單，只需包括核心功能即可。內存接口、PCIe接口、WiFi等通用模塊直接購買(mǎi)現成的芯片粒即可。這樣一來(lái)，相比SoC，芯片粒更進(jìn)一步降低了設計和集成的難度，同時(shí)也降低了設計的成本。 一方面， 由于只需要設計核心模塊，設計時(shí)間就大大縮短了，這就很大程度上降低了成本； 另一方面， 不少芯片系統的核心模塊其實(shí)不用使用最先進(jìn)的工藝，因此可以使用成熟工藝來(lái)實(shí)現核心模塊的芯片粒，然后再去和使用最先進(jìn)工藝的通用芯片粒模塊做封裝上集成。這樣一來(lái)，比起全部使用最先進(jìn)的工藝做一塊大芯片，使用芯片粒的解決方案在成本和風(fēng)險方面都大大改善了。 由于使用芯片粒會(huì )大大降低芯片設計門(mén)檻，因此一旦芯片粒的生態(tài)鋪開(kāi)，我們預計會(huì )看到許多傳統上不做芯片的硬件、系統以及互聯(lián)網(wǎng)公司都開(kāi)始做自己的定制化芯片粒系統。這將會(huì )為芯片行業(yè)帶來(lái)新的變革。從這個(gè)角度來(lái)看，能把握住芯片粒生態(tài)的廠(chǎng)商將會(huì )在芯片粒時(shí)代扮演極其重要的角色，就像TSMC等代工廠(chǎng)在SoC+Fabless時(shí)代的角色一樣�，F在看來(lái)，Intel通過(guò)積極推動(dòng)第三方芯片粒與自己的FPGA集成，正在成為開(kāi)放芯片粒生態(tài)的領(lǐng)跑者。未來(lái)的芯片粒帶來(lái)的芯片生態(tài)變革，讓我們拭目以待。 |
