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HDL Verifier 從 Simulink 自動(dòng)生成 UVM 組件和測試平臺 MathWorks 今天宣布，HDL Verifier 從現已上市的 Release 2019b 開(kāi)始提供對 Universal Verification Methodology (UVM) 的支持。HDL Verifier 能夠讓開(kāi)發(fā) FPGA 和 ASIC 設計的設計驗證工程師直接從 Simulink 模型生成 UVM 組件和測試平臺，并在支持 UVM 的仿真器（比如來(lái)自 Synopsys、Cadence 和 Mentor 的仿真器）中使用這些組件和測試平臺。 Wilson Research Group 的一項最近研究發(fā)現，48% 的 FPGA 設計項目和 71% 的 ASIC 設計項目依賴(lài) UVM 進(jìn)行設計驗證。通常，算法開(kāi)發(fā)人員和系統架構師在 MATLAB 和 Simulink 中開(kāi)發(fā)新算法內容。然后，設計驗證(DV)工程師在為 RTL 測試平臺手工編寫(xiě)代碼時(shí)使用 MATLAB 和 Simulink 模型作為參考，這一過(guò)程極其耗時(shí)�，F在借助 HDL Verifier，DV 工程師可以從已經(jīng)在 Simulink 中開(kāi)發(fā)的系統級模型自動(dòng)生成 UVM 組件，如序列或記分板。在為諸如無(wú)線(xiàn)通信、嵌入式視覺(jué)和控制等應用中使用的 ASIC 和 FPGA 設計而開(kāi)發(fā)測試平臺時(shí)，此方法可以減少驗證工程師所花費的時(shí)間。 “借助 Simulink，我們在手工編寫(xiě)生產(chǎn) UVM 測試平臺、測試序列和記分板上花費的時(shí)間可以減少大約 50%，從而有更多時(shí)間專(zhuān)注于突破性創(chuàng )新應用�！�Allegro MicroSystems 的 ASIC 開(kāi)發(fā)經(jīng)理 Khalid Chishti 說(shuō)，“我們針對汽車(chē)應用設計的 ASIC 依賴(lài) UVM 進(jìn)行生產(chǎn)驗證，為這些設備開(kāi)發(fā)算法曾是一項繁瑣的任務(wù)，而 MATLAB 和 Simulink 對此進(jìn)行了簡(jiǎn)化�！� HDL Verifier 增添了一些新功能，例如，從 MATLAB 和 Simulink 中生成 UVM 組件、SystemVerilog 斷言和 SystemVerilog DPI 組件，現在可向負責 ASIC 和 FPGA 生產(chǎn)驗證的設計驗證團隊提供更多擴展性支持。這些設計驗證團隊原本通過(guò)在 SystemVerilog 中手工編寫(xiě)代碼，進(jìn)而在 HDL 仿真器中開(kāi)發(fā)嚴格測試平臺，現在，他們能夠從現有 MATLAB 和 Simulink 模型直接生成驗證組件，并重用這些模型加快創(chuàng )建生產(chǎn)驗證環(huán)境的速度。 “根據 Wilson Research 和 Mentor Graphics 的 2018 年功能驗證研究，DV 工程師在開(kāi)發(fā)測試平臺中花費在 ASIC 和 FPGA 項目上的時(shí)間，大約占他們工作時(shí)間的五分之一�！盡athWorks 首席 HDL 產(chǎn)品營(yíng)銷(xiāo)經(jīng)理 Eric Cigan 說(shuō)，“HDL Verifier 能夠從現有 MATLAB 和 Simulink 模型生成 UVM 和 SystemVerilog DPI 組件，不僅可以提高 DV 工程師的生產(chǎn)效率，而且會(huì )增進(jìn)系統架構師、硬件設計師與 DV 工程師之間的合作�！� HDL Verifier R2019b 現已在全球上市。要了解更多信息，請訪(fǎng)問(wèn) mathworks.com/verify。 
圖示：HDL Verifier從Simulink模型生成UVM組件© MathWorks |
